微机原理与接口技术-第2章cpu体系结构.ppt

1、,微机原理与接口技术,CPU体系结构,第二章,主要内容,2.1 CPU的发展 2.2 8086/8088 CPU 2.3 80486 CPU 2.4 Pentium CPU 2.5 Itanium CPU(略.) 2.6 80486的工作模式 2.7 80486的外部引脚介绍 2.8 当前 CPU所使用的先进技术,2.3 80486 CPU,80486 CPU组成（7大部分） 总线接口部分 指令预取部分 译码部分 控制部分 运算部分 存储器管理部分 高速缓冲存储器,32根地址总线，寻址范围232=4GB,80486内部功能结构框图,80486 CPU,运算部分 定点运算部件 ALU、移位器和寄

2、存器组 浮点运算部件 浮点运算单元（FPU）和浮点寄存器组。 存储管理部分 分段部件(段是信息的逻辑单位，是程序员的需要) 管理逻辑地址空间，并把逻辑地址转换为线性地址 分页部件(实现内存的离散分配，是系统的需要) 把线性地址转换为物理地址。,分页与分段,1：页是信息的物理单位，分页是为实现物理内存的离散分配方式，提高内存的利用率，分页仅仅是由于系统管理的需要而不是用户的需要。段则是信息的逻辑单位，它含有一组其意义相对完整的信息，分段的目的是为了更好的满足用户的需要。2：页的大小固定且由系统决定，由系统把逻辑地址划分为页号和页内地址两部分，是由机器硬件实现的，因而在系统中只能有一种大小的页面；

3、而段的长度却不固定，决定于系统所编写的程序，通常是编译程序在对源程序进行编译时根据信息的性质来划分的。,80486 CPU,指令预取部件 指令预取部件中包含了两个16字节的队列寄存器。指令预取部件与Cache之间有一条单向的128位宽度的通道，因此，每次从Cache中最多可取16字节的信息。指令预取部件也有一条指向指令译码器的24位宽度的指令代码流的通路。 指令译码器对指令的操作码进行翻译，并把翻译后指令通过指令总线送给控制部件。,80486 CPU,寄存器组 基本结构寄存器 通用寄存器 32位：EAX、EBX、ECX、EDX、ESI、EDI、EBP、ESP 16位：AX、BX、CX、DX、S

4、I、DI、BP、SP 8位：AH、BH、CH、DH、AL、BL、CL、DL。 段寄存器 CS、 DS、 SS、ES 、 FS、GS 指令指针寄存器 IP和EIP 标志寄存器 EFLAGS,80486 CPU,CF：进位/借位标志。 AF：辅助进位/借位标志。 SF：符号标志。 ZF：全零标志。 PF：奇偶标志。 OF：溢出标志。 DF：方向标志。 IF：中断允许标志。 TF：陷阱标志。,I/O特权级标志IOPL 任务嵌套标志NT 恢复标志RF 虚拟标志VM 对准检查标志AC,80486 CPU,系统级寄存器 4个控制寄存器 CR0、CR1、CR2、CR3 4个系统地址寄存器 全局描述符表寄存器

5、（GDTR）、局部描述符表寄存器（LDTR）、中断描述符表寄存器（IDTR）和任务寄存器（TR），,80486在结构上的主要特点,首次采用了RISC技术的X86 CPU。 在芯片内部集成了高速缓冲寄存器Cache和浮点运算部件，从而大大提高了CPU的处理速度。 内部数据总线是64位。,2.4 Pentium CPU(不要求),与80486相比，Pentium CPU（64位）主要有以下改进： Pentium 具有36位地址线，64位外部数据线，使在一个总线周期内，数据传输量增加了一倍。 Pentium CPU的核心技术是超标量流水线（空间换时间）设计，允许Pentium在单个时钟周期内执行两条

6、整数指令，比相同频率的486DX CPU性能提高一倍。 Pentium 片内采用双重分离式高速缓存Cache，即独立的指令8KB Cache和8KB数据Cache。指令和数据使用不同的Cache，提高了指令执行的速度。 浮点运算单元功能增强，每个时钟周期能完成一个浮点操作。 增加了分支指令预测功能。 页尺寸增强。存储器每一页的容量除了与80486兼容的4KB以外，还可以使用更大的存储器页面，使得程序在传送大块数据时，避免频繁的换页操作。,Pentium CPU 的构成,Pentium CPU由总线部件、代码Cache、数据Cache、预取缓冲存储器、指令译码部件、浮点运算部件组成。,Penti

7、um CPU采用的新技术,超标量执行。 转移预测判断。 浮点流水线操作。 分离式Cache技术。,2.6 80486的工作模式,实地址模式 在CPU复位后，其内部的CR0的PE位为0，表示此时CPU工作在实地址模式。此时，CS寄存器所对应的描述符寄存器中的基地址为FFFF0000H，限制为FFFFH。 在实地址模式下，80486与8086 CPU兼容,也称为8086模式。此时80486只使用其32位地址的最低20位，只能访问其4GB内存中的最低的1MB内存。这时的80486CPU只是一个高速的8086CPU。,2.6 80486的工作模式,保护虚地址模式 保护模式： 支持多任务的工作模式，提供

8、了多任务保护机制； 内存段的访问受到限制，不能再随意存取数据段。 保护模式下的内存访问 不再直接从段寄存器中获得段基地址，段基地址存放在内存的段描述符表中，由段描述符寄存器给出段描述符表的基地址，段寄存器中仅存放段选择符。,2.6 80486的工作模式,保护虚地址模式 寻址空间（每个段的大小）： 232（4GB） 虚拟地址空间64TB（8K+8K个描述符） 段地址在内存的描述符中，描述符由段寄存器的内容来选择,描述符的格式,访问权限,段界限 (L19-L16),G( 粒度) G=1，界限要乘以4KB，即段的大小为4KB4GB； G=0，段的大小为01MB。 D(16/32) D=1，寄存器和偏

9、移地址均为32位；D=0时均为16位。 AV(段有效) AV=1，段有效；AV=0，段无效。 访问权限：在保护方式下控制存储的访问。如：能否读写、优先 级别、段如何扩展等。,15 8 7 6 5 4 3 0,段基址 (B31B24),D,G,0,AV,0,2,4,6,1,3,5,7,段基址 (B23B16),段基址 (B15B0),段界限 (L15L0),例:,0008H,DS,描述符表,FF,00,00,00,10,00,00,92,段界限,段基地址,00100000H,001000FFH,数据段,描述符,存储器,粒度=0,GDTR,00000000H,FFFFFFFFH,选择子的格式,选择

10、子：加载到段寄存器中的内容,选择子（Selector）：13位,TI,RPL,15 3 2 1 0,从8192个全局描述符或8192个局部描述符中选择一个描述符,=0 使用GDTR作为描述符表的段基址，即访问GDT =1 使用LDTR作为描述符表的段基址，即访问LDT,请求者优先级别 00 最高，11最低,访问局部描述符表LDT,选择子,GDTR,15 0,GDT,LDT 描述符, , ,LDTR,基地址,界限,权限,LLDT,偏移量,15 0,LDT, , ,段寄存器,偏移量,2.6 80486的工作模式,保护模式下的存储器寻址,分页原理,2.6 80486的工作模式,虚拟8086模式（向下

11、兼容） 在虚拟8086模式下，80486可以在保护模式下仿真8086 CPU。有了虚拟86方式，486 CPU允许同时执行8086操作系统和8086应用程序以及486操作系统和486应用程序，因此，在一台多用户的486 CPU的计算机里，多个用户都可以同时使用计算机。 在虚拟86方式下，还可以与实方式相同的形式使用段寄存器，以形成线性基地址。通过使用分页机制，就可以把虚拟86方式下的1MB地址空间映像到80486 CPU的4GB的物理空间中的任何位置。,2.7 80486的外部引脚介绍,地址总线和数据总线 A31-A2：地址总线（输出、三态）。用于寻址一个4字节单元，和 相结合，起到32位地址

12、的作用。 字节选通（输出）。低电平有效，用于选通在当前的传送中要涉及4字节数据中的哪几个字节。 D31-D0：数据总线（双向、三态）。可支持32位、16位或8位数据传送。,80486的外部引脚,中断/复位信号 INTR：可屏蔽中断请求（输入）。 NMI：不可屏蔽中断请求（输入）。 RESET：复位（输入）。 在RESET之后，80486将从FFFFFFF0H单元开始执行指令。,80486的外部引脚,时钟信号 CLK：时钟信号（输入）。CLK为80486提供基本的定时和内部工作频率。所有外部定时与计数操作都是相对于CLK的上升沿而制定的。,当前 CPU所使用的先进技术,Cache技术 流水线技术

13、 VM技术 RISC技术 EPIC技术 多内核技术,当前 CPU所使用的先进技术,EPIC技术（显式并行指令运算） EPIC是一种指令集架构,由HP和Intel联合开发。EPIC允许处理器根据编译器的调度并行执行指令而不用增加硬件复杂性，该架构由超长指令字架构发展而来，并做了大量改进。 原理：其指令中有3位是用来指示上一条运算指令是不是与下一条指令有相关性，是不是要等上一条指令运行完毕后才能运行下一条，如果没有相关性，则两条指令可同时由不同的CPU节点来处理，这样的方式大大提高了CPU并行运算的效率。,芯片组技术,32,芯片组技术-双芯片方案,基于酷睿2 处理器的 2 芯片方案,基于全新英特尔

14、酷睿处理器的 1 芯片方案,ICH10,处理器,ME,PCIE控制器,内存控制器,Display,英特尔 4 系列芯片组,DMI,FSB(前段总线),显示接口,PCIe 图形卡,DDR2/3,英特尔 5 系列芯片组,处理器,ME,DMI,英特尔灵活显示接口 (Intel FDI),I/O,时钟 缓冲区,时钟 缓冲区,更高集成度方案,更高性能，更低功耗,芯片组技术-单芯片方案,融合处理器,2010年初，AMD发布了第一款融合加速处理器，为PC处理器进行了重新定义：将CPU与GPU完美融合，以全新的协同工作、加速计算理念引领了硬件发展潮流。现如今新一代桌面级APU终于发布，这一次它来势更加凶猛，经过一年半的锤炼，它拥有了全新武器，大幅提升了自身效能并引入全新特性，可以预见到它会再次对PC硬件带来一番不小的震动。,融合处理器,2011年6月面向主流市场的Ll