EDA 技术：数字系统EDA技术作业

1、作业提交时间：3月26日之前。提交方式： Email ： 或若是纸质则可在上课时间提交，或送至科B534数字系统EDA技术作业1. 读程序1.1 试计算下列程序的C输出结果，设A= “0011”、B= “1001”： ENTITY test IS PORT(A：IN STD_LOGIC_VECTOR(3 DOWNTO 0);B：IN STD_LOGIC_VECTOR(3 DOWNTO 0);C：OUT STD_LOGIC_VECTOR(7 DOWNTO 0);END test;ARCHITECTURE a OF test ISBEGINC(1 DOWNTO 0) = A

2、(2 DOWNTO 1) OR B(1 DOWNTO 0);C(3 DOWNTO 2) = 1 & (1 XOR NOT A(3);C(7 DOWNTO 4) = “1010” WHEN (A=B) ELSE “0100”;END a; 2. 改错并简要说明每个错误的原因2.1 四选一多路选择器library ieee; use ieee.std_logic_1164.all; entity ex1 isport ( A,B,C,D: in std_logic; sel: in std_logic_vector(1 downto 0); Z: out std_logic); End ex1;

3、Architecture arch of ex1 is Begin Process(A,B,C,D) BeginZ = A when sel = “00” else B when sel = “01” else C when sel= “10” else D; End process; End arch;2.2 D触发器library ieee; use ieee.std_logic_1164.all ; entity ex2 isport (clk,d: in std_logic;q: out std_logic); End ex2; Architecture arch of ex2 is

4、Begin Process(clk) BeginWait until clkevent and clk = 1 ; q dout dout dout dout =“1000” ; end case;end rtl ;2.4 模16计数器library ieee; use ieee.std_logic_1164.all;entity ex4 is port(clk: in std_logic;count: out std_logic_vector(3 downto 0);end ex4;architecture rtl of ex4 isbeginprocess(clk) if clkevent

5、 and clk=1 then count=count+1; end if;end process;end rtl; 2.5 三态门电路entity ex5 is port(en,din:in bit; dout:out bit);end ex5;architecture art of ex5 isbegin process(en,din) begin if en=1 then dout=din; else dout=Z; end if; end process;end art;2.6 寄偶校验电路library ieee;use ieee.std_logic_1164.all;entity

6、ex6 isport(a: in std_logic_vector(7 downto 0); Y:out std_logic);End ex6;Architecture art of ex6 isSignal tmp: std_logic;BeginProcess(a) Begin temp=1;For i in 0 to 7 loop tmp=tmp xor a(i);End loop; Y=tmp;End process;End art; 3 编程题3.1、试设计VHDL程序完成以下真值表功能：输入输出S2S1S0Z000000110101011010011011110011103.2、试

7、设计VHDL程序完成如下电路功能3.3、如何用两个41的多路数据选择器，设计出一个81的多路数据选择器？请画出电路图，并请用VHDL进行该电路的设计。3.4、设计一个4个8位位宽输入的加法器模块。设计要求：使用以下两种种结构分别设计，记录每种结构所消耗的资源（使用多少LC，资源的消耗可以在Maxplus 软件里面的Hierarchy Display中选择打开后缀为rpt的文件，该文件内会说明程序所消耗的LC数。），以及时钟Clk的最大工作频率（使用Maxplus 软件里面的Timing Analyzer分析工具），时钟用来锁存每次加法器的输出数据。分析三种结构各自特点及优缺点。器件选择：EPF10K10LC84-4。结构1：结构2：3.5、请设计一个8位的串/并转换电路3.6、一个序列信号发生器可以用计数器和数据选择器构成，如下图所示：图中的两个模块可以用两个进程来表示，其中计数器带一个异步复位功能，试按此思路用VHDL语言描述一个“10101011”序列发生器。3.7、按下图和表设计一个十进制的步进码扭循环计数器。