SRIO网络的设计与应用.ppt

1、SRIO网络的设计与应用,主要内容,RapidIO概述 C6000 DSP的SRIO接口设计 SRIO Switch的电路设计 SRIO网络路由的配置 SRIO接口的使用方法 SRIO电路PCB设计与调试 C6000 DSPS的SRIO软件设计 基于SRIO互联的系统实例,1.RapidIO概述,业界开放标准，点对点嵌入式互联技术； 具有低时延、宽带宽、低传输开销、低管脚数等特点 ； 采用硬件进行错误检测和恢复具有很高的可靠性 ； 工作频率和端口宽度具有可升级性； 采用分层的架构，物理层、传输层和逻辑层，层与层之间的功能相对独立，便于各层灵活扩展 。,1.RapidIO概述,RapidIO在嵌

2、入式系统中的位置,1.RapidIO概述,基于RapidIO互联的系统结构,1.RapidIO概述,RapidIO协议的分层结构,1.RapidIO概述,RapidIO系统中数据包的传输流程,When To Use RapidIO,RapidIO On the backplane Future proof High throughput Low deterministic latency Guaranteed packet delivery Prioritized traffic,RapidIO for fault tolerant Systems - Flexible sparing str

3、ategies Continued system operation in the event of single faults Rapid detection of faults Flexible response to faults,RapidIO on board as the single, simple interconnect among all board components,Protect your SW investment S-RIO logical layer remains the same across different physical layer RapidI

4、O scales per port Saves system total power,Serial RapidIO Ecosystem,TI, Freescale, Altera and LSI have announced S-RIO Gen 2 products other suppliers of S-RIO 1.3 have Gen 2 information available under NDA,Axxia Communications Processor,DSP: several products In TCI64xx family,DSP, PowerQUICC ,2.C600

5、0 DSP的SRIO接口设计,基于 SRIO互联的5 C6678板卡,主要内容,RapidIO概述 C6000 DSP的SRIO接口设计 SRIO Switch的电路设计 SRIO网络的配置 SRIO接口的使用方法 SRIO电路PCB设计与调试 C6000 DSP的SRIO软件设计 基于SRIO互联的系统实例,3.SRIO Switch电路设计,Tundra Tsi568 Switch芯片,3.SRIO Switch电路设计,面向DSP Farm应用,3.SRIO Switch电路设计,主要电路设计,JTAG电路,I2C电路,工作模式选择,端口开关控制,主要内容,RapidIO概述 C6000

6、 DSP的SRIO接口设计 SRIO Switch的电路设计 SRIO网络的配置 SRIO接口的使用方法 SRIO电路PCB设计与调试 C6000 DSP的SRIO软件设计 基于SRIO互联的系统实例,4.SRIO网络的配置,交换机与节点的区别 交换机： 路由表；存储与转发；没有ID，Hopcnt； 节点： 数据包与维护包收发；有ID； 节点ID的配置 唯一性；自行分配或者Host分配； 源ID与目的ID；大ID和小ID,4.SRIO网络的配置,C6455 SRIO的初始化,4.SRIO网络的配置,Switch路由表的配置 1）JTAG配置； 2）EEPROM配置； 3）Host维护配置。,5

7、.SRIO接口的使用方法,主要内容,RapidIO概述 C6000 DSP的SRIO接口设计 SRIO Switch的电路设计 SRIO网络的配置 SRIO接口的使用方法 SRIO电路PCB设计与调试 C6000 DSP的SRIO软件设计 基于SRIO互联的系统实例,6.SRIO电路PCB设计与调试,设计高速串行电路的相关基本知识； 高速串行电路的设计流程； 高速串行电路PCB设计注意事项； SRIO的调试方法； SRIO调试可能出现的问题及解决 其它,6.1设计高速串行电路的相关基本知识,1）.SRIO信号特性： a.频率高：1.25Gbps, 2.5Gbps,3.125Gbps. b.信号

8、翻转快：8b/10b编码的目的是通过足够的翻转来提取时钟； c.利用模拟的SERDES驱动低摆幅的CML缓冲器，在特性上类似于模拟和射频信号；,CML（Current Mode Logic）,与LVDS，ECL同为高速信号传输电平标准； CML:CML电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。 VPP一般为800mV，可以通过芯片内部寄存器设置，SRIO物理层规范规定Short Run情况下为500，1000mVpp，Long Run情况下为 800，1600mVpp，,CML之间的连接分两种情况：当收发两端的器件使用相同的电源电压时（收

9、端和发端具有相同的共模电压），CML到CML可以采用直流耦合方式，信号线上可以不加任何耦合器件；当收发两端器件采用不同电源电压时，必须使用交流耦合， 中间加隔直电容。一般为0.1u或0.01uf 0402封装或者更小封装的陶瓷电容。 以C6455和Tsi568为例。C6455 SRIO供电为1.25V,Tsi568 SRIO供电为1.2, 1.5V,它们之间互联就应该加隔直电容；C6455之间互联可以不加隔直电容。,6.1高速电路设计流程,1）制定设计目标： 计算能力、互联带宽、接口形式、拓扑结构、板型、功耗等等； 2）芯片选型和实施方案： 确定主要器件型号，围绕设计目标制定实施方案，越详细越

10、好；最好是根据实施方案就能够画出原理图； 3）充分挖掘芯片的详细资料和调试工具 EVM板的原理图、PCB及器件选型，如Spectrum C6455 EVM板的资料就非常全面；Tsi568A这方面的资料也很全面。 芯片的勘误表等；勘误表有效的避免设计失误。如C6455 关于PCI Reset，Warm Reset和Power on Reset的勘误。 在调试工具上，Tsi568的主机调试软件就很好用。,4）原理图设计（细节决定成败！） 充分参考EVM的设计（能抄的就抄）；有效避免芯片的勘误；去藕电容的数量、容值和封装等严格按照芯片手册设计；检查交流耦合电容、LVDS端接、LVPECL端接、Ope

11、n-drain的上下拉电阻、电源的虑波等细节。 画完之后除了自己检查最好还有其他人Review。 5）PCB设计 a.建立封装；（每一个工程都应有独立的PCB库） b.绘制板框；设置禁布区； c.合理布局主要器件并估计走线层数；,d.综合各芯片对电源 /地的要求确定平面层数； e.按照SI的原则考虑叠层，优先保证高速串行电路的SI； f.确定好每层的走线，电源地平面的划分，形成文档； g. 设计单端走线线宽、差分线的线宽和间距、过孔的参数； （差分线线宽和间距设置的考虑因素） h. 把叠层、各层单端线宽、差分线宽和间距、阻抗控制要求、 板厚要求及其他要求发送给制板商，要求他们评估可行性，按照他

12、们的反馈作调整，达到满足己方的设计目标并且制板商也能制造的目的。（这个过程很重要）,l.前仿真，确定端接形式、阻值大小等 m.开始小器件的布局，包括电容、电阻； （注意端接电阻、交流耦合电容、去藕电容的位置） n.设置Design Rules，包括各种间距； o.开始PCB Layout，走线并划分电源地平面； p.连接性和设计规则检查； q.后仿真，局部调整； r. 出Gerber文件； s. 用CAM350检查Gerber文件； t.投板（ Gerber文件+制板要求）；,几点说明： 1). 阻抗控制不需要自己根据制板商提供的资料在hyperLynx里设置和调整，不同制板商的工艺不尽相同，

13、只有他们最了解自己的工艺，所以对于客户只需跟制板商提需求，然后根据制板商的反馈设计板卡； 2).SRIO和GbE的仿真， 一般的研发者不具备条件。C6455的IBIS模型里没有SRIO管脚的仿真模型，Tsi568的IBIS是模型不是Tundra提供的，而是由第三方公司建立的，一般客户很难得到。HyperLynx在超高速信号的仿真上准确性受到质疑。 3).芯片厂商的器件手册提供了完整的SRIO 信号在PCB Layout指导，结合设计者在SI方面的知识完全可以在不仿真的情况得到较好的效果。,4.高速串行电路PCB设计注意事项,1）.从TI 推荐的C6455板卡最小叠层看SRIO走线层的分布 SR

14、IO信号走在顶层和底层，其他慢速信号走在内层。原因有二：1.表层的微带线有利于高速信号的传输，并且抗干扰性较好；2.紧挨着完整的地平面作为参考平面，有利于信号的回流和屏蔽；,2).SRIO的差分阻抗必须保持在100欧； 3).TI C6455的封装可以直接从网站下载; 4).过孔对阻抗和SI有影响（如何设计合理的孔的大小和铜环的厚度可以参考文献：Tsi568A Serial RapidIO Multi-Port Switch Layout Guidelines），TI推介了8-18的过孔； 5). TI推荐AC耦合电容为容值为0.1uf，封装0402或者更小封装电容，AC耦合电容放置越靠近接收

15、端越好。而Tsi568推荐0.01uf。实际调试中两种容值都用过，很难区分哪一个更好；最好的办法是C6455 用0.1uf,Tsi568用0.01uf； 6). TI 在说明SRIO信号走线的时候，把信号线分为三段：接收端，发送端和中间联线；（接收端：接收焊盘到耦合电容；发送端：发送焊盘到BGA区域之外）；它希望发送端和接收端的走线能够直接拷贝它的；接收端，BGA焊盘到电容焊盘直接的走线必须在TOP层（即没有过孔），电容的另一端可以存在过孔；走线的宽度和间距设置原则为保持差分阻抗100欧姆；发送端的出线采用屏蔽效果较好的内层； 从实际情况看也是有效的。,7).中间连线的走线与相关器件的位置有关

16、，但是必须遵守以下原则： 差分对内两根线的长度差在保持在50mils之内；（最好能够控制完全等长；1.长度差异比间距变化更能影响信号质量；2.特别是板间互联的时候会加剧长度的差异，造成信号质量的进一步恶化） 没有分叉； 不要长于12inches；（不同的器件会有不同的要求，一般Switch芯片驱动能力更强，信号质量更好） 保持100欧的差分阻抗； 不要有多于两套的过孔（发送端的过孔除外） 与其它信号线保持2倍差分间距以上的距离；（Tsi568推荐的是5倍）,只在板内连接，不能用电缆或者连接器；（这一条基本无效，TI DSK上的SRIO通路就是两块子板通过AMC连接器连接；另外做过试验将TMS3

17、20C6455与TSI568通过cPCI机箱二次底板互联在3.125Gbps的速率下仍能保持较好的通信质量；但是另外一个试验室的FPGA VII-PRO与TSI568通信，在2.5Gbps的情况下连接不稳定；所以跟具体器件的信号质量有很大的关系）,8).时钟设计 时钟设计在高速串行电路设计中尤为重要。时钟的稳定性决定了高速串行电路的稳定性。Jitter如下所示： C6455的对SRIO时钟的要求：,Tsi568对时钟的要求： S_CLK_1: 312.5MHz S_CLK_2: 250MHz,时钟的支持的电平标注：LVDS LVPECL 高频时钟的产生： 1.直接使用高精度的差分晶振； 2.高

18、稳定性的晶体+高性能的时钟合成器件； 9).DSP和Switch使用同一个复位； 10).PHY芯片是数模混合芯片，PHY芯片的资料会对器件布局、电源/地平面处理作出要求，PHY芯片的模拟端为四对差分线，一般要求在PHY芯片管脚处有上拉和去藕，并且差分阻抗保持为100欧姆,6.5 SRIO 调试方法,1).正确配置DSP和Switch SRIO的工作模式； 如都工作在4 Lanes ，1.25Gbps （注：DSP的配置程序在其SRIO的文档中有详细的介绍，拷贝之后根据实际情况稍作改动就可使用；Switch的配置可以通过配置引脚） 2).如何判断SRIO物理层的连接已经建立；查询SPn_ERR_STAT的PORT_OK位；或者查询Switch中相应的寄存器；,3).访问Switch中的寄存器两条途径： a. DSP作为Host发起对Switch的配置访问； b.通过JTAG访问；Tundra公司提供了主机软件，可以通过并口访问Switch，但是需要制作/购买一条下载线； 4).如何通过Switch进行数据包的传输；路由表的配置； 5).路由表配置的三条途径： a.DSP作为Host的动态配置； b.主机软件通过下载线实时配置； c.将路由表信息存在EEPROM中，上电后自动加载；,6.6 SRIO调试中可能的问题及解决,1.物理层上建立连接 a.确认DSP和S