2009年6月SOPC助理工程师理论考试试题

1、（密封线内勿答题） 学校 专业 姓名 身份证号 （密封线内勿答题） （考试时间：150分钟）题号一二三四五总分分数一、 选择题（本大题共15个小题，每小题1分，共15分）得分评阅人1、基于FPGA的嵌入式系统，下面说法正确的是（ D ）A只有运行NiosII软核的FPGA系统才是嵌入式系统B基于FPGA的嵌入式系统是在FPGA中运行可配置的软核C基于FPGA的嵌入式系统主要特点是运行速度比其他嵌入式系统要快D基于FPGA的嵌入式系统是FPGA最主要的应用方向2、下列不属于FPGA应用范围的是（ D ）A信号处理 B智能应用C手持PDA D超大屏幕显示3、下列关于软核处理器的说法，正确的是（ B

2、 ）A软核处理器执行VHDL编写的程序B软核处理器是集成在FPGA中的模块CNiosII、Microblaze、PowerPC、MIPS都属于软核处理器的范畴DNiosII软核可以修改它的指令和外设4、下列说法正确的是（ A ）AIP核可以挂载到不同的总线上B系统中的IP核不支持Veriog HDL和VHDL混合编写C同一个IP核在不同的FPGA中具有相同的性能D嵌入式软核处理器并不属于IP核的范畴*5、关于SOPC的说法，错误的是（ B ）ASOPC的系统中至少包含一个NiosII软核BSOPC技术包含了嵌入式设计的全部，除了硬件PCB外，还包括处理器和实时多任务操作系统（RTOS）CSOP

3、C可以体现软硬件协同设计技术D如果FPGA中集成了硬核处理器，无论是否使用，系统都属于SOPC系统6、下列不属于FPGA片内资源的是（ A ）A高速串行收发器 BPLL（数字锁相环）CRAM DFIFO（先进先出）7、下面哪项不属于NiosII软核的可定制性（ D ）A可以修改基于NiosII的IP核 B提高或降低工作频率C增加或取消MMU（内存管理单元） D自定义NiosII指令8、关于FPGA的配置问题下列说法的正确的是（ A ）AEPCS16的容量是16Mb BFPGA仅支持EPCS配置CFPGA的配置优先级最高的是EPCSDEPCS配置FPGA属于PS（被动）方式9、关于NiosII软

4、核启动过程，下列说法错误的是（ D ）ANiosII软核的启动过程主要分为FPGA器件的配置和NiosII程序的加载BCFI Flash可以保存FPGA的配置文件、NiosII程序和其他文件数据CFPGA配置文件（.sof）和NiosII程序（.elf）都可以保存在EPCS中D使用CFI Flash做为NiosII启动的器件时，FPGA把配置数据从CFI Flash读出并加载，然后执行Bootloader把保存的NiosII程序复制SDRAM执行10、下列可以在FPGA中稳定运行的是（ B ）A在设计中同时存在大量同步和异步设计B状态机编码采用二进制码和独热码混合形式C使用很多已经验证好的IP

5、核，但没有做整体的仿真D有的模块采用时钟上升沿，有的模块采用时钟下降沿11、uC/OS-II的任务调度策略是（ A ）A哪个任务的优先级高就先执行哪个任务B高优先级的任务会被低优先级的任务抢占C各自轮流执行一段时间再让出CPUD如果某个任务一直得不到CPU资源，就会进入等待状态12、在FPGA设计中不属于软件硬件协同设计的是（ C ）AC2H（C to Hardware）硬件加速编译器 B难于用软件实现的部分功能用硬件实现C在C程序中使用自定义外设的函数D根据顶层设计要求，合理划分软硬件结构13、在uC/OS-II系统中不属于信号量用途的是（ D ）A共享资源的控制 B用来表示一个事件的发生C

6、实现两个任务之间信息的传递 D实现两个任务的同步14、关于SystemC和SystemVerilog的说法正确的是（ C ）ASystemC适合顶层建模，SystemVerilog适合验证BSystemVerilog适合顶层建模，SystemC适合验证CSystemVerilog是Verilog的升级版本DSystemC可以直接转换为RTL代码15、下列关于uClinux的说法正确的是（ D ）AuClinux是在linux的基础上裁剪了内核和应用程序库。BuClinux可以使用linux的一部分命令CuClinux由于没有MMU，故仅能运行在没有MMU的处理器上DuClinux是硬实时的嵌入

7、式操作系统二、判断题（本大题共10个小题，每题1分，共10分）得分评阅人 1、NiosII处理器是可以配置成16位或32位的处理器。（ X ）2、Avalon接口是一个同步协议的接口，所以Avalon总线不能与异步设备连接。（ X ）3、在SOPC设计中，SDRAM控制器核与SDRAM芯片之间需要PLL调整时钟相位。（ ）4、ANSI C数据类型不能明确地定义数据的宽度。（ ）5、在SOPC Builder中Auto-Assign IRQs能做出最好的IRQ分配。（ X ）6、在设计时可以将NiosII程序和FPGA配置数据同时存放在同一个Flash中，这就需要一个配置控制器来驱动Flash输

8、出配置数据以完成FPGA的配置。（ ）7、在SOPC Builder中定义CPU的复位地址在Flash，而在NiosII IDE中程序被连接到Flash之外的存储器，那么elf2flash实用程序将在用户程序前插入一个Boot-copier。（ ）8、NiosII的定时器计数模式有两种，一种是单次减1，另外一种是连续减1。（ ）9、通常处理器的异常地址都是固定的，但是NiosII处理器的异常地址是可以配置的。（ ）10、NiosII IDE不能使用asm/C/C+混合编程。（ X ）三、填空题（本大题共10个空，每空1分，共10分）得分评阅人1、NiosII处理器有三种运行模式： _用户模式(

9、User Mode, 超级用户模式(Supervisor Mode), 调试模式(Debug Mode) 。2、CycloneII FPGA支持串行配置器件的isp编程，该特性是通过_ ByteBlaster II 和ByteBlaster USB编程电缆 _利用JTAG接口实现的。3、在SOPC Builder中，复位地址的偏移量是 0x00 ，异常地址的偏移量是 0x20 。4、根据Flash是否支持处理器的直接读操作，NiosII处理的bootloader分成两种模式： epcs bootloader、 flash bootloader。5、用uC/OS-II操作系统实现以太网与轻量IP

10、功能的时候，以太网的中断号至少是 。6、在NiosII的多处理器系统中，最常用的共享资源是 存储器 。四、简答题（本大题共5个小题，共38分）得分评阅人1 、简述FPGA稳定性设计原则。（5分） 一 . 面积与速度折衷原则 面积和速度是ASIC芯片设计中一对相互制约、影响成本和性能的指标，贯穿FPGA设计的始终。在FPGA设计中，面积是指一个设计消耗的FPGA内部逻辑资源的数量，可以用消耗的触发器和查找表的个数或者是等效逻辑门数来衡量；速度是指一个设计在FPGA上稳定运行时所能达到的最高频率，由设计时序状态决定。 关于面积和速度的折衷，应在满足设计时序和工作频率要求的前提下，占用最小的芯片面积

11、；或者在所规定的面积下，使得设计的时序余量最大，能够在更高的频率上稳定运行。通常，在资源足够的情况下，更多是选择速度的最优，这也是FPGA的特点。在具体设计中，应根据具体性能指标要求，在保证系统功能和性能的同时，降低资源消耗从而降低功耗和成本。二 . 硬件原则 第二个原则是硬件原则。 首先，要注意FPGA的逻辑设计所采用的硬件描述语言VHDL或Verilog与软件语言C和C有本质区别，在使用硬件描述语言进行设计时，不应片面追求代码的简洁。 其次，要采用正确的编码方法。要对所需实现的硬件电路的结构和相互连接有清晰的理解和构想，然后再用适当的VHDL语言表达出来。实际上综合软件对所写的代码在进行推

12、论的时候，得到的硬件结果会因编码方式的不会而不同，直接影响硬件的实现。三 . 系统原则 第三个原则是系统原则。FPGA作为硬件系统设计，应该对设计全局进行宏观上的合理安排，包括逻辑功能模块划分、时钟域信号的产生和驱动、模块复用、时序或引脚约束、面积速度折衷等。这些系统上的考虑不仅关系到是否能够最大程度地发挥项目成员的协同设计能力，而且直接决定着设计的综合、实现效果和相关的操作时间。 模块化设计是系统原则的一个很好体现，它是自顶向下、模块划分、分工协作设计思路的集中体现，是大型复杂系统的推荐设计方法。图1是模块化设计的简单流程。四 . 同步原则 在设计电路时，可以有异步电路和同步电路两种实现方法

13、。异步电路使用组合逻辑电路实现，没有统一的时钟信号，容易产生毛刺和竞争冒险；同步时序电路使用组合逻辑和触发器实现电路功能，主要信号和输出信号都由时钟驱动触发器产生，能够避免毛刺，信号稳定。2、请以自己的语言描述什么是SOPC？ 一般SOPC系统应具有哪些基本组件？（5分）(1), SOPC它是用可编程逻辑技术把整个系统放到一块硅片上,来用于嵌入式系统的研究和电子信息处理. SOPC是一种特殊的嵌入式系统,它是片上系统（SOC），即由单个芯片完成整个系统的主要逻辑功能但它不是简单的SOC,它也是可编程系统，具有灵活的设计方式，可裁减、可扩充、可升级，并具备软硬件在系统可编程的功能。(2) PLL

14、. CPU. RAM. ROM. IO. FLASH .UART.TIMER. 3、请描述一下你对IP核的理解以及其类型，并简要给出各类型的定义和特点。（5分）(1). IP核（Intellectual Property core）是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片。 (2). IP内核的三种类型 IP内核可以在不同的硬件描述级实现，由此产生了三类IP内核：软核、固核和硬核。 (3). 软核是用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。软IP通常是以硬件描述语言HDL源文件的形

15、势出现，应用开发过程与普通的HDL设计也十分相似，只是所需的开发硬软件环境比较昂贵。软IP的设计周期短，设计投入少。由于不涉及物理实现，为后续设计留有很大的发挥空间，增大了IP的灵活性和适应性。其主要缺点是在一定程度上使后续工序无法适应整体设计，从而需要一定程度的软IP修正，在性能上也不可能获得全面的优化。由于软核是以源代码的形式提供，尽管源代码可以采用加密方法，但其知识产权保护问题不容忽视。 硬核提供设计阶段最终阶段产品：掩模。以经过完全的布局布线的网表形式提供，这种硬核既具有可预见性，同时还可以针对特定工艺或购买商进行功耗和尺寸上的优化。尽管硬核由于缺乏灵活性而可移植性差，但由于无须提供寄

16、存器转移级(RTL)文件，因而更易于实现IP保护。 固核则是软核和硬核的折衷。大多数应用于FPGA的IP内核均为软核，软核有助于用户调节参数并增强可复用性。软核通常以加密形式提供，这样实际的 RTL对用户是不可见的，但布局和布线灵活。在这些加密的软核中，如果对内核进行了参数化，那么用户就可通过头文件或图形用户接口(GUI)方便地对参数进行操作。对于那些对时序要求严格的内核(如PCI接口内核)，可预布线特定信号或分配特定的布线资源，以满足时序要求。这些内核可归类为固核，由于内核是预先设计的代码模块，因此这有可能影响包含该内核的整体设计。由于内核的建立(setup)、保持时间和握手信号都可能是固定

17、的，因此其它电路的设计时都必须考虑与该内核进行正确地接口。如果内核具有固定布局或部分固定的布局，那么这还将影响其它电路的布局。4、请简要写出SOPC的设计流程，同时以数字钟为例，画出设计流程图。（7分）(1) 一、创建Quartus II工程二、创建Nios II系统模块一个完整的Nios II系统模块包括Nios II处理器和相关的系统外设。创建系统（输入系统的名字）设置系统主频和指定目标FPGA加入Nios II CPU模块加入IP外设模块（Nios II CPU通过这些外设与外部硬件进行连接和通讯）分配IP外设模块的地址和中断号（中断号越低，中断优先级越高）三、配置Nios II系统四、

18、将Nios II系统模块、LPM和用户自定义模块连接起来五、编译、引脚分配、编程下载(2)5、请简要描述用户自定义IP核的设计步骤。（8分）.（1）.定义关键特征：核基本功能，可配置参数（2）.计划和规范：1.详细的ip核功能规范2.详细的VIP规范3.详细的项目计划（3）.设计验证IIP和VIP（4）.产品化：附加的测试和最终的封装（5）.Alpha测试形成可用版本6、SOPC构建系统，当添加某一外设时，此时外设相当于从设备，描述一些常用从设备与主机之间的接口信号类型及其宽度和方向。（8分）五、程序题（本大题共2个小题，共27分）得分评阅人1、用Verilog HDL 或者VHDL编写8bit并行输入1bit串行输出的接口转换模块。（提示：注意输入和输出的时钟）（12分）Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;E