微电子与集成电路设计8

1、CMOS逻辑电路,数字电路可以分成组合逻辑电路和时序逻辑电路两大类。 对于组合逻辑电路，在任意给定时刻的输出值仅与该时刻的输入值有关，与输入的历史或以前的工作状态无关。编码器、译码器、比较器、全加器、选通开关和只读存储器等电路都属于组合逻辑电路。,对于时序逻辑电路，在任意给定时刻的输出值不仅与该时刻的输入值有关，而且与输入的历史或以前电路的工作状态有关。 计数器、寄存器和随机访问存储器等都是时序逻辑电路。 无论何种逻辑电路，都可以由简单的逻辑门电路组成。,CMOS逻辑电路,3,1. PUP由PMOS管组成，PDN由NMOS管组成,2. PMOS管数与NMOS管数及输入端数都相同（为1时即是反相

2、器）,3.所有输入都同时分配到PUP和PDN中,5.稳定状态时PUP和PDN只有一个导通,6.输出高电平为VDD，输出低电平为VSS,7. 理想静态功耗为零,8. 单级门完成的功能都是反相的,4. PUP和PDN网络互为对偶,标准CMOS静态基本门电路结构,4,标准CMOS静态基本门电路结构1. 与非门（nand） (1)电路结构示例,PDN中的NMOS管是单一的串联关系 PUP中的PMOS管是单一的并联关系,5,(W/L)P,2(W/L)p,3(W/L)p,标准CMOS静态基本门电路结构1. 与非门（nand） (2) PUP等效分析示例,PUP导通时，随着导通PMOS管个数的增加，等效PM

3、OS管的宽长比加大。,6,PDN导通时，等效NMOS管的宽长比减小(与端数有关),(W/L)N/3,标准CMOS静态基本门电路结构1. 与非门（nand） (3) PDN等效分析示例,7,上升时间tr PMOS管有导通的，输出电平就会上升。上升时间tr随着PMOS管同时导通个数的增加而减小。,与非门输入端数过多将会严重增加下降时间tf，适合要求上升速度快的电路。,下降时间tf NMOS管全导通输出电平才会下降。下降时间tf随着输入端数的增加而增大。,标准CMOS静态基本门电路结构1. 与非门（nand） (4) 特性分析示例,8,转折电压VTH,则：1 = o/3 2 = o/6 3 = o/

4、9,VTH逐渐靠近VDD，高电平噪声容限下降。,与非门输入端数过多将会严重影响噪声容限(VTH),标准CMOS静态基本门电路结构1. 与非门（nand） (4) 特性分析示例,若NAND2,VTn=|VTP|，要求两输入同时变化时VTH=VDD2时，可得到 n4p,在工艺条件固定时，完全由器件版图尺寸宽长比所确定。因此CMOS与非门中n与p间关系确定就意味着相应版图结构中两种管子几何尺寸关系被确定。 在讨论CMOS倒相器时曾指出，电气特性对称时将导致版图几何尺寸不对称；几何尺寸对称时其电气特性亦不对称。,需要说明，N输入与非门要求N支MOS管串联工作，这使得器件的宽长比W/L减小了N倍，同时衬

5、底效应也随之增大。在各个输入电平不同组合时逻辑阈值的差别也更为显著。因此在实际设计中，输入端一般不超过四个，多输入端应用时可通过逻辑转换来实现。,11,标准CMOS静态基本门电路结构2. 或非门（nor） (1)电路结构示例,PDN中的NMOS管是单一的并联关系 PUP中的PMOS管是单一的串联关系,12,PUP导通时，等效PMOS管的宽长比减小(与端数有关),(W/L)P/3,标准CMOS静态基本门电路结构2. 或非门（nor） (2) PUP等效分析示例,13,(W/L)N,2(W/L)N,3(W/L)N,标准CMOS静态基本门电路结构2. 或非门（nor） (3) PDN等效分析示例,P

6、DN导通时，随着导通NMOS管个数的增加，等效NMOS管的宽长比加大。,14,下降时间 tf NMOS管有导通的，输出电平就会下降。下降时间tf随着NMOS管同时导通个数的增加而减小。,或非门输入端数过多将会严重增加上升时间tr，适合要求下降速度快的电路。,上升时间 tr PMOS管全导通，输出电平才会上升。上升时间tr随着输入端数的增加而增大。,标准CMOS静态基本门电路结构2. 或非门（nor） (4) 特性分析示例,15,转折电压VTH,则：1 = 3o 2 = 6o 3 = 9o,VTH逐渐远离VDD，低电平噪声容限下降。,或非门输入端数过多将会严重影响噪声容限(VTH),标准CMOS

7、静态基本门电路结构2. 或非门（nor） (4) 特性分析示例,若NOR2,VTN=|VTP|，且要求两输入同时变化时VTH=VDD2时，则NP =？,CMOS倒相器设计,通常在设计倒相器时，要求输出波形对称，也就是上升时间=下降时间，因为是在同一工艺条件下加工，所有MOS管的栅氧化层的厚度相同，如果NMOS和PMOS的阈值电压数值相等，则要求 得到如下结论： 由此可以得到一个在这种条件下的简便计算方法：只要计算上升时间（下降时间），并由此计算得到PMOS（NMOS）管的宽长比，将此值除（乘）迁移率比就是NMOS管（PMOS）管的宽长比。,CMOS倒相器设计,当输出信号的幅度变化只能从0.1V

8、dd到0.9Vdd时，则输出信号的周期就为上升与下降时间之和，且信号成为锯齿波，这时所对应的信号频率被认为是倒相器的最高工作频率。,等效倒相器设计方法,R,R/3,R/3,R/3,电阻比=宽长比之倒比,Y3 Y1,等效倒相器中晶体管电阻,R,3R？,？,为保证在任何情况下，由电阻网络和负载电容所决定的充放电时间，均满足由性能指标所决定的上升、下降时间要求，所以，要按照最坏情况进行设计，即单支路导通情况。,因此，各并联MOS管应和等效倒相器对应晶体管宽长比相同。,同样有上拉和下拉两种情况，对应并联PMOS和并联NMOS,等效倒相器设计方法,简单计算方法,等效倒相器设计方法,将与非门中的N个串联N

9、MOS管等效为倒相器中的NMOS管，将N个并联的PMOS管等效为倒相器中的PMOS管。 根据频率要求和有关参数计算等效倒相器NMOS和PMOS的宽长比。 NMOS管为串联结构，为保持下降时间不变，各NMOS管的等效电阻必须缩小N倍，即它们的宽长比必须是倒相器中NMOS管宽长比的N倍。 为保证在只有一个PMOS晶体管导通的情况下，仍能获得所需的上升时间，要求各PMOS管的宽长比与倒相器中PMOS管相同。,与非门设计方法（或非门类似）：,等效倒相器设计方法,3Y,3Y,3Y,1X,1X,1X,1Y,1Y,1Y,3X,3X,3X,AOI逻辑门和OAI逻辑门,AOI逻辑门(And Or Inverte

10、r) 是与或非门， OAI逻辑门(Or And Inverter)是或与非门，是一种十分有用的逻辑设计单元。 两种结构的电路都具有所用晶体管数少，电路工作速度较高的特点。,AOI逻辑门,若用两个与非门、两个倒相器和一个或非门来实现，需要用？支晶体管。,所用晶体管数少,或门和与非门实现的OAI门,一种非对称结构的AOI门,28,标准CMOS静态复合门结构特点,PDN中的NMOS管和PUP中的PMOS管都串联和并联的组合关系，而且它们是串并联对偶网络关系。,复合逻辑单级门的PDN和PUP中的器件都有串联关系，因而上升时间和下降时间都会加大。,复合逻辑单级门完成多级逻辑运算功能，组成较复杂逻辑比较灵

11、活，有利于减少组成集成电路的门的级数，又有利于减小电路整体延迟。,CMOS传输门,CMOS传输门也是CMOS集成电路中的一种基本单元电路，其电路结构与电路图符号如图所示。,在电路设计中，CMOS传输门最基本的用途是作为双向开关：导通电阻不超过数百欧姆；截止电阻却可达千兆欧姆以上。这时传输信号的损失很小，是一种很好的无触点开关。 在讨论CMOS传输门的特性前，我们先讨论NMOS及PMOS单管作为传输门的特点。,CMOS传输门,NMOS 传输门,设Cout的初始电压为零，晶体管的栅压VC=VDD使传输门导通，t=t0时输入端出现一个幅度为VDD的阶跃。 根据电流的流通方向，我们认定NMOS管与输入

12、端相连的电极是漏极，与输出端相连的是源极。,对于NMOS管有: VDSn=VIN-Vout =VDD-Vout VGSn=VDD-Vout=VDSn,因此NMOS管在输入阶跃电压一出现就导通并处于饱和工作状态。 在输出电压上升到：Vout=VDD-VTn 时，VGSn降至它的阈值电压VTn而达到截止状态。输出电压值为： VOUT=VDD-VTN ，而不是VDD 。 NMOS单管传输门对于高电平的输送有损耗。,再设Cout的初始电压为高电平（假设为VDD)，晶体管的栅压VC=VDD使传输门导通，t=t1时输入端出现一个幅度由VDD到0V的阶跃。,根据电流的流通方向，我们认定NMOS管与输入端相连

13、的电极是源极，与输出端相连的是漏极。 对于NMOS管有: VDSn=Vout-VIN =VDD VGSn=VDD-VIN=VDD = VDSn 因此NMOS管处于饱和工作状态。 当Vout下降到VDD-VTn后转入非饱和状态,并维持此状态直到输出电压 Vout =0V。 NMOS单管传输门对于低电平的输送无损耗。,PMOS 传输门,PMOS 传输门与NMOS 传输门的特性是对称的： PMOS单管传输门对于高电平的输送无损耗。 PMOS单管传输门对于低电平的输送有损耗。,为什么上拉网络用PMOS管而下拉网络用NMOS管？,CMOS传输门特性分析,设Cout的初始电压为零，晶体管的栅压使传输门导通

14、，t=t0时输入端出现一个幅度为VDD的阶跃。 对于NMOS管在输入阶跃电压一出现就导通并处于饱和工作状态。在输出电压上升到： Vout=VDD-VTn 时VGSn降至它的阈值电压VTn而达到截止状态。 对于PMOS管栅源电压在输入阶跃电压到来后一直保持不变。开始时晶体管处于饱和状态，当输出电压增大到|VTp|后，晶体管输入非饱和状态，输出电压一直可增大至VDD。,CMOS传输门在输入阶跃电压作用下NMOS管和PMOS管的工作状态,CMOS传输门等效电阻与输出电压之间的关系曲线,由传输门构成的双路混合器或二选一模拟开关,由于A路和B路传输门控制信号极性相反，因控制信号不同而在输出端分别得到A路

15、或B路信号。有：,由CMOS传输门和倒相器构成的异或门如图所示,逻辑变量A同时也作为传输门的控制信号。TG1在A为“0”时导通，传输门的输入为B。TG2在A为“1”时导通，传输门的输入为。其输出逻辑函数为： FAB+AB=AB,若改变上图电路中传输门控制端的极性为如图所示，就得到了一个异或非门。其输出逻辑函数为：,1、门电 路的噪声容限是指 。 （ ） A门电路的低电平噪声容限。 B门电路的高电平噪声容限。 C门电路的低电平噪声容限和高电平噪声容限中的最小值。 D门电路的低电平噪声容限和高电平噪声容限中的最大值。 2、构成反相器的NMOS管、PMOS管的尺寸如下，其中 所得到的反相器的阈值电 压VTH 最接近1/2VDD。（ ） ANMOS：L=1m，W=4m PMOS：L=1m，W=4m BNMOS：