姜书艳数字逻辑设计及应用7

1、1,Chapter 3 Digital Circuits (数字电路),Give a knowledge of the Electrical aspects of Digital Circuits (介绍数字电路中的电气知识),Digital Logic Design and Application (数字逻辑设计及应用),2,Digital Logic Design and Application (数字逻辑设计及应用),Review of Chapter 3,CMOS Steady-State Electrical Behavior (CMOS稳态电气特性) Logic Voltage L

2、evels and Noise Margins (逻辑电压电平和噪声容限) Circuit Behavior with Resistive Loads (带电阻性负载的电路特性) Non-ideal Inputs, Current Spikes, and Decoupling Capacitors (非理想输入、电流尖峰和去耦电容器) Unused Inputs (不用的CMOS输入端),3,Review of Chapter 3,Digital Logic Design and Application (数字逻辑设计及应用),CMOS Dynamic Electrical Behavior

3、(CMOS 动态电气特性) Speed: Transition Time and Propagation Delay ( 速度：转换时间、传播延迟 ) Power Consumption: Static and Dynamic Power Dissipation ( 功耗：静态、动态 ),4,CMOS Steady-State Electrical Behavior ( CMOS稳态电气特性） Logic Levels （逻辑电压电平） Noise Margin （噪声容限）,Digital Logic Design and Application (数字逻辑设计及应用),Review of

4、Chapter 3,5,Review of Chapter 3,Digital Logic Design and Application (数字逻辑设计及应用),其他CMOS输入输出结构 传输门 施密特触发器输入 三态输出 漏极开路输出,6,Digital Logic Design and Application (数字逻辑设计及应用),Review of Chapter 3,二极管开关特性,二极管逻辑,电平偏移 不能直接驱动负载,3.9 Bipolar Logic (双极逻辑),7,Review of Chapter 3,截止区 放大区 饱和区,Digital Logic Design an

5、d Application (数字逻辑设计及应用),Bipolar Junction Transistors (双极结型晶体管),8,Review of Chapter 3,三极管内部电荷的建立和消散都需要时间 存储时间（传输延迟的重要部分） 确保晶体管正常工作时不进入深度饱和 利用肖特基二极管,Digital Logic Design and Application (数字逻辑设计及应用),Schottky Transistors (肖特基晶体管),9,3.10.3 Transistor-Transistor Logic (晶体管晶体管逻辑),TTL NAND Gate Operating

6、Principle ( TTL与非门工作原理 ) TTL Logic Electrical Behavior ( TTL逻辑的电气特性 ) Logic Levels and Noise Margins ( 逻辑电平和噪声容限 ) Fan-out, Driving ability, Behavior of Resistive loads ( 扇出、驱动能力、电阻性负载特性 ) Unused Inputs ( 不用的输入端 ), TTL系列 LOW (低态)：0.00.8V HIGH (高态)：2.05.0V,Digital Logic Design and Application (数字逻辑设计

7、及应用),10,Additional TTL Gate Types ( 其它TTL电路 ) Tri-State output, Open-Collector Gate ( 三态输出、集电极开路OC门 ) NOR Gate, Non-inverter ( 或非门、非反相门 ),3.10.3 Transistor-Transistor Logic( 晶体管晶体管逻辑 ),Digital Logic Design and Application (数字逻辑设计及应用),11,Push-Pull Output ( 推拉式输出 ),Digital Logic Design and Application

8、 (数字逻辑设计及应用),12,Push-Pull Output 推拉式输出,低,截止,高,低,Digital Logic Design and Application (数字逻辑设计及应用),13,Digital Logic Design and Application (数字逻辑设计及应用),高,导通,1.0V,0.7V,Push-Pull Output ( 推拉式输出 ),14,Digital Logic Design and Application (数字逻辑设计及应用),Logic Families ( 逻辑系列 ),3.8 CMOS Families HC、HCT High spe

9、ed (高速) AHC、AHCT FCT、FCT-T,3.10.6 TTL Families H High Speed (高速) S Schottkey (肖特基) L Low Power 低功耗（LS） A Advanced (高级)（AS、ALS） F Fast Speed (快速 ),15,Digital Logic Design and Application (数字逻辑设计及应用),3.12 CMOS/TTL Interfacing (接口),Need Consider: Noise Margin, Fan-out, Capacitance Loads （需要考虑：噪声容限、扇出、电

10、容负载）,16,74HCT Drives 74LS HIGH: 3.84 2.0 = 1.84V LOW: | 0.33 0.8 | = 0.47V,74LS Drives 74HCT HIGH: 2.7 2.0 = 0.7V LOW: | 0.5 0.8 | = 0.3V,1、DC Noise Margin (直流噪声容限),Digital Logic Design and Application (数字逻辑设计及应用),17,Digital Logic Design and Application (数字逻辑设计及应用),74HCT Drives 74LS LOW Fan-Out (低态扇

11、出):,2、Fan-OUT (扇出),HIGH Fan-Out (高态扇出)：,高态剩余驱动能力：,18,Digital Logic Design and Application (数字逻辑设计及应用),2、Fan-Out (扇出),思考：74LS(TTL)驱动74HCT(CMOS)的情况？,为什么说用TTL驱动TTL兼容的CMOS 输入端几乎不用考虑直流扇出的限制？,19,Digital Logic Design and Application (数字逻辑设计及应用),3.9 Low-Voltage CMOS Logic and Interfacing (低电压CMOS逻辑和接口),20,D

12、igital Logic Design and Application (数字逻辑设计及应用),LVTTL输出可直接驱动TTL输入端 如果输入是5V容许的，TTL输出可驱动LVTTL输入端 如果LVTTL输出是5V容许的，TTL和LVTTL三态输出可驱动同一总线,21,Digital Logic Design and Application (数字逻辑设计及应用),3.10.9 Emitter-Coupled Logic(发射极耦合逻辑ECL),How to improve speed (如何提高速度)？ Preventing Transistor Saturation (防止晶体管饱和) C

13、urrent - Mode Logic (CML,电流型逻辑) Or Emitter-Coupled Logic（ECL, 也称为：发射极耦合）,22,Digital Logic Design and Application (数字逻辑设计及应用),LOW Input：3.6V,Q2 ON First (抢先导通),Basic CML Circuit (基本CML电路),Q1 OFF (截止) OUT1 = 5.0V OUT2 = 4.2V,HIGH Output (输出高态) 5.0V,4.2V,23,Digital Logic Design and Application (数字逻辑设计及

14、应用),HIGH Input (输入高态)：4.4V,Q1 ON First (抢先导通),Q2 OFF (截止) OUT2 = 5.0V OUT1 = 4.2V,Low Output 输出低态 4.2V,5.0V,Differential Output (差分输出),Basic CML Circuit (基本CML电路),Figure 3-77, 3-78,24,Digital Logic Design and Application (数字逻辑设计及应用),Differential Output: Determine the Output State by Looking at the D

15、ifference between the Output Voltage rather than the Absolute Values. (差分输出: 输出状态由输出电压的差值而不是由绝对值 决定),Basic CML Circuit (基本CML电路),Figure 3-77, 3-78，3-79,Differential Input: Input circuits with Two Wires Per Logic Input. (差分输入: 输入电路的每个逻辑输入端使用双线驱动。）,25,Digital Logic Design and Application (数字逻辑设计及应用),第

16、3章 小结,正逻辑表示和负逻辑表示 三种基本逻辑运算：与、或、非 逻辑表达式、真值表、逻辑符号 作为电子开关运用的二极管、双极型晶体管、MOS场效应管的工作方式 逻辑系列：CMOS系列和TTL系列 CMOS反相器的构成及工作状态分析,26,Digital Logic Design and Application (数字逻辑设计及应用),第3章 小结（续）,学习理解逻辑电路的静态、动态特性分析，等价的输入、输出模型 逻辑电压电平 和 噪声容限 带电阻负载的电路特性、扇出 非理想输入、电流尖峰和去耦电容器 不用的CMOS输入端 速度、功耗,27,Digital Logic Design and A

17、pplication (数字逻辑设计及应用),第3章 小结（续）,理解特殊的输入输出结构 CMOS传输门 施密特触发输入结构 三态输出结构 漏极开路OD输出结构（集电极开路OC） 了解其他类型逻辑电路：TTL、ECL 了解不同类型、不同工作电压的逻辑电路输入输出逻辑电平以及其间的连接配合,28,第3章作业（三版）,3.1 (a) (d) (f) 3.2 (a) (d) (f) 3.5 3.9 3.14 3.23 (d) 3.36 3.92 理解 3.38 3.41 3.46,计算扇出 3.49 (a) (b) 3.57 (a) 计算直流噪声容限 3.53 3.56 (c) 选做 3.61 3.

18、62 3.81 3.28 (自学3.5.8),29,第3章作业（四版）,3.1 (a) (e) (h) 3.2 (a) (e) (h) 3.5 3.9 3.16 3.27 (d) 3.37 理解 3.39 3.42 3.47,计算扇出 3.49 (a) (b) 3.57 (a) 计算直流噪声容限 3.53 3.56 (a) 选做 3.61 3.62 3.83 3.29 (自学3.5.7),Digital Logic Design and Application (数字逻辑设计及应用),30,小论文,在传统半导体Si材料中（包括教材的说法），电子与空穴的迁移率约为23：1，这种区别导致NMOS和PMOS在导通沟道方电阻上存在差别；若采用相同宽度制作CMOS器件，会存在上升时间与下降时间差别，存在高电平驱动能力与低电平驱动能力差别；若采用统一驱动能力设计，则会导致与非门和或非门在逻辑面积、延迟时间等参数上的差别。 由于在超大规模数字集成中对超短沟效应和应变硅技术应用导致电子与空穴的迁移率趋于一致，在本课程中，将2者视为相同。这样可以不用区分与非门/或非门在逻辑面积、延迟时间等参数上的区别，也将上升时间与下降时间统一归结于信号延迟时间。,Digital Logic Design and Application (数字逻辑设计及应用),31,小论文,在本课程讲解中，没有对NMOS和P