数字电子技术基础知识讲义.ppt

1、目 录,逻辑门电路,组合逻辑电路,触发器,时序逻辑电路,中规模集成电路,可编程逻辑器件PLD,VHDL,数字系统设计,数字逻辑基础,第一章,第二章,第三章,第四章,第五章,第六章,第七章,第八章,第九章,第十章,第十一章,硬件描述语言VHDL,数字系统设计,第一章 数字逻辑基础,1-1 数制与编码,1-2 逻辑代数基础,1-3 逻辑函数的标准形式,1-4 逻辑函数的化简,小结,1-1 数制与编码,进位计数制,数制转换,数值数据的表示,常用的编码,1-2 逻辑代数基础,逻辑变量及基本逻辑运算,逻辑函数及其表示方法,逻辑代数的运算公式和规则,1-3 逻辑函数的标准形式,函数表达式的常用形式,逻辑函

2、数的标准形式,1-4 逻辑函数的简化,代数法化简函数,图解法化简函数,逻辑函数简化中的几个实际问题,进位计数制,1、十进制,=3 102 + 3 101+ 3 100+ 3 10-1 +3 10-2,特点：1)基数10，逢十进一，即9+1=10,3)不同数位上的数具有不同的权值10i。,4)任意一个十进制数，都可按其权位 展成多项式的形式,(333.33)10,位置计数法,按权展开式,(N)10=(Kn-1 K1 K0. K-1 K-m)10,2)有0-9十个数字符号和小数点，数码K i从0-9,=Kn-1 10n-1+K1101+K0100+K-1 10-1+K-m 10-m,返 回,数基,

3、表示相对小数点 的位置,返 回,常用数制对照表,返 回,数 制 转 换,十进制,非十进制,非十进制,十进制,二进制,八、十六进制,八、十六进制,二进制,十进制与非十进制间的转换,非十进制间的转换,返 回, 整数部分的转换,十进制转换成二进制,除基取余法：用目标数制的基数（R=2）去除十进制数，第一次相除所得余数为目的数的最低位 K0，将所得商再除以基数，反复执行上述过程，直到商为“0”，所得余数为目的数的最高位Kn-1。,例：（81）10=（？）2,得：（81）10 =（1010001）2,40,20,10,5,2,0,1,K0,0,K1,0,K2,0,K3,1,K4,0,K5,1,K6,1,

4、返 回,小数部分的转换,十进制转换成二进制,乘基取整法：小数乘以目标数制的基数（R=2），第一次相乘结果的整数部分为目的数的最高位K-1，将其小数部分再乘基数依次记下整数部分，反复进行下去，直到小数部分为“0”，或满足要求的精度为止（即根据设备字长限制，取有限位的近似值）。,例： （0.65）10 =( ? )2 要求精度为小数五位。,0.65,K-1,0.3,K-2,0.6,K-3,0.2,K-4,0.4,K-5,0.8,由此得：(0.65)10=(0.10100)2,综合得：(81.65)10=(1010001.10100)2,返 回,如2-5，只要求到小 数点后第五位,十进制,二进制,八

5、进制、十六进制,非十进制转成十进制,方法：,例：,返 回,返 回,非十进制间的转换, 二进制与八进制间的转换,从小数点开始，将二进制数的整数和小数部分每三位分为一组，不足三位的分别在整数的最高位前和小数的最低位后加“0”补足，然后每组用等值的八进制码替代，即得目的数。,例8： 11010111.0100111 B = ? Q,11010111.0100111 B = 327.234 Q,11010111.0100111,小数点为界,0,00,7,2,3,2,3,4,返 回,非十进制间的转换, 二进制与十六进制间的转换,从小数点开始，将二进制数的整数和小数部分每四位分为一组，不足四位的分别在整数

6、的最高位前和小数的最低位后加“0”补足，然后每组用等值的十六进制码替代，即得目的数。,例9： 111011.10101 B = ? H,111011.10101 B = 3B.A8 H,111011.10101,小数点为界,00,000,B,3,A,8,数值数据的表示,一、真值与机器数,二、带符号二进制数的代码表示,1. 原码X原：,符号位,+,尾数部分（真值）,原码的性质：,返 回,数值数据的表示,2. 反码X反：,符号位,+,尾数部分, 反码的性质,正数：尾数部分与真值形式相同,负数：尾数为真值数值部分按位取反,X2 = -4,X1反 = 00000100,X2反 = 11111011,3

7、、补码X补：,符号位,+,尾数部分,正数：尾数部分与真值同即X补 = X正,负数：尾数为真值数值部分按位取反加1 即X补 = X反 + 1,返 回,补码的性质：,数值数据的表示,符号位,+ 尾数,应用：,两个符号位（S1S0）都作为数值一起参与运算，运算结果的符号如两个符号位相同，结果正确；不同则溢出。,判断是否有溢出,方法：,4、变形补码X变补：,常用编码,常用的编码：, 自然二进制码,常用四位自然二进制码，表示十进制数0-15，各位的权值依次为23、22、21、20。, 格雷码,2.编码还具有反射性，因此又可称其为反射码。,1.任意两组相邻码之间只有一位不同。注：首尾两个数码即最小数000

8、0和最大数1000之间也符合此特点，故它可称为循环码,返 回,常用的编码：,（二）二十进制BCD码, 有权码,有权码表示十进制数符： D = b3w3 + b2w2 + b1w1 + b0w0 + c 偏权系数c = 0时为有权码。,1 8421BCD（NBCD）码,2 7 6 . 8 010 0111 0110 1000,例：（276.8）10 =（ ？ ）NBCD,（276.8）10 =（0010011101101000）NBCD,常用编码,返 回,常用的编码：, 无权码,2.其它有权码,1 .余3码,余3码中有效的十组代码为00111100代表十进制数0-9,2 .其它无权码, 字符编码

9、,ASCII码：七位代码表示128个字符 96个为图形字符 控制字符32个。,常用编码,返 回,1-2 逻辑代数基础,逻辑变量及基本逻辑运算,逻辑函数及其表示方法,逻辑代数的运算公式和规则,逻辑变量及基本逻辑运算,一、逻辑变量,取值：逻辑0、逻辑1。逻辑0和逻辑1不代表数值大小，仅表示相互矛盾、相互对立的两种逻辑状态,二、基本逻辑运算,与运算,或运算,非运算,返 回,与逻辑真值表,与逻辑关系表,与逻辑,开关A,开关B,灯F,断 断 断 合 合 断,合 合,灭 灭 灭,亮,A,B,F,1 0,1 1,0 1,0 0,0,0,1,0,只有决定某一事件的所有条件全部具备，这一事件才能发生,或逻辑真值

10、表,或逻辑, 1,A,B,F,1 0,1 1,0 1,0 0,1,1,1,0,F= A + B+ .+ N,返 回,返 回,非逻辑,非逻辑真值表,1,A,F,0,1,1,0,三、复合逻辑运算,与非逻辑运算,或非逻辑运算,与或非逻辑运算,异或运算,A,B,F,1 0,1 1,0 1,0 0,1,1,0,0,=1,同或运算,返 回,0V,3V,工作原理, A、B中有一个或一个以上为低电平0V, 只有A、B全为高电平3V，,二极管与门电路,0V,3V,3V,3V,A,B,F,3V,返 回,（四）正逻辑与负逻辑,则输出F就为低电平0V,则输出F才为高电平3V,A,B,F,VL VL,VL,VL,VH,

11、VL,VL VH,VH VL,VH VH,电平关系,正逻辑,负逻辑,正与 = 负或,正或 = 负与,正与非 = 负或非,正或非 = 负与非, 在一种逻辑符号的所有入、出端同时加上或者去掉小圈，当一根线上有两个小圈，则无需画圈, 原来的符号互换（与或、同或异或）,返 回,（四）正逻辑与负逻辑,（与门）,（或门）,逻辑函数及其表示方法,一、逻辑函数,用有限个与、或、非逻辑运算符，按某种逻辑关系将逻辑变量A、B、C、.连接起来，所得的表达式F = f（A、B、C、.）称为逻辑函数。,二、逻辑函数的表示方法,真值表,逻辑函数式,逻辑图,波形图,取值：逻辑0、逻辑1。逻辑0和逻辑1不代表数值大小，仅表示

12、相互矛盾、相互对立的两种逻辑态,F,断“0”,合“1”,亮“1”,灭“0”,0,0,0,0,1,1,0, 挑出函数值为1的项,1, 每个函数值为1的输入变量取值组合写成一个乘积项, 这些乘积项作逻辑加,返 回,返 回,逻辑代数的运算公式和规则, 公理、定律与常用公式,公理,交换律,结合律,分配律,0-1律,重叠律,互补律,还原律,反演律,0 0 = 0,0 1 =1 0 =0,1 1 = 1,0+ 0 = 0,0+ 1 =1 + 0 =1,1+ 1 = 1,A B = B A,A+ B = B + A,(A B) C = A (B C),(A+ B)+ C = A+ (B+ C),自等律,A

13、( B+ C ) = A B+ A C,A+ B C =( A+ B) (A+ C ),A 0=0 A+ 1=1,A 1=A A+ 0=A,A A=A A+ A=A,吸收律,消因律,包含律,合并律,A+A B=A+B A (A+B)=A,证明方法,A B,1,1,1,0,1,1,1,0,1,0,0,0,1,0,0,0,返 回,等式右边,公式可推广：,返 回,逻辑代数的运算公式和规则, 三个基本运算规则,任何一个含有某变量的等式，如果等式中所有出现此变量的位置均代之以一个逻辑函数式，则此等式依然成立,得,由此反演律能推广到n个变量：,利用反演律,基本运算规则,对于任意一个逻辑函数式F，做如下处理

14、：, 若把式中的运算符“.”换成“+”, “+” 换成“.”;, 常量“0”换成“1”，“1”换成“0”；, 原变量换成反变量，反变量换成原变量,那么得到的新函数式称为原函数式F的反函数式。,注：, 保持原函数的运算次序-先与后或，必要时适当地加入括号, 不属于单个变量上的非号有两种处理方法, 非号保留，而非号下面的函数式按反演规则变换, 将非号去掉，而非号下的函数式保留不变,F(A、B、C),其反函数为,或,返 回,基本运算规则,对于任意一个逻辑函数，做如下处理：,1）若把式中的运算符“.”换成“+”，“+”换成“.”；,2）常量“0”换成“1”，“1”换成“0”,得到新函数式为原函数式F的

15、对偶式F，也称对偶函数, 对偶规则：,如果两个函数式相等，则它们对应的对偶式也相等。即 若 F1 = F2 则F1= F2。使公式的数目增加一倍。, 求对偶式时运算顺序不变，且它只变换运算符和常量，其变量是不变的。,注：, 函数式中有“”和“”运算符，求反函数及对偶函数时，要将运算符“”换成“”， “”换成“”。,其对偶式,返 回,1-3 逻辑函数的标准形式,函数表达式的常用形式,逻辑函数的标准形式,函数表达式的常用形式, 五种常用表达式,F(A、B、C),“与或”式,“或与”式,“与非与非”式,“或非或非”式,“与或非”式, 表达式形式转换,返 回,利用还原律,利用反演律,逻辑函数的标准形式

16、,n个变量有2n个最小项，记作mi,3个变量有23（8）个最小项,m0,m1,000,001,0,1,n个变量的逻辑函数中，包括全部n个变量的乘积项（每个变量必须而且只能以原变量或反变量的形式出现一次）,一、 最小项和最大项,最小项,二进制数,十进制数,编号,0 0 1,A B C,0 0 0,1,0,0,0,0,0,0,0,0,1,0,0,0,0,0,0,1,1,三变量的最小项,最小项的性质：, 同一组变量取值任意两个不同最小项的乘积为0。即mimj=0 (ij), 全部最小项之和为1，即, 最大项,n个变量有2n个最大项，记作i,n个变量的逻辑函数中，包括全部n个变量的和项（每个变量必须而

17、且只能以原变量或反变量的形式出现一次）, 同一组变量取值任意两个不同最大项的和为1。即Mi+Mj=1 (ij), 全部最大项之积为0，即, 任意一组变量取值，只有一个最大 项的值为0，其它最大项的值均为1,返 回, 最小项与最大项的关系,相同编号的最小项和最大项存在互补关系,即:,mi =,Mi,Mi =,mi,若干个最小项之和表示的表达式F，其反函数F可用等同个与这些最小项相对应的最大项之积表示。,=,=,返 回,逻辑函数的标准形式,解：F(A、B、C、D), 从真值表找出F为1的对应最小项,解:, 然后将这些项逻辑加,F(A、B、C),1-4 逻辑函数的简化,代数法化简函数,图解法化简函数

18、,逻辑函数简化中的几个实际问题, 逻辑电路所用门的数量少, 每个门的输入端个数少, 逻辑电路构成级数少, 逻辑电路保证能可靠地工作,逻辑函数的简化,返 回,最简式的标准, 首先是式中乘积项最少, 与或表达式的简化,代数法化简函数,与门的输入端个数少, 消项： 利用A + AB = A消去多余的项AB,代数法化简函数,解：, 或与表达式的简化,返 回,图形法化简函数, 卡诺图（K图）,A B,0 0,0 1,1 0,1 1,m0,m1,m2,m3,A,B,AB,A,B,1,0,1,0,m0,m1,m2,m3,mi,A,BC,0,1,00,01,11,10,00,01,11,10,00,01,11

19、,10,m0,m1,m2,m3,m4,m5,m6,m7,m0,m1,m2,m3,m4,m5,m6,m7,m12,m13,m14,m15,m8,m9,m10,m11,AB,CD,图形法化简函数, k图为方形图。n个变量的函数-k图有2n个小方格，分别对应2n个最小项；, k图中行、列两组变量取值按循环码规律排列，使变量各最小项之间具有逻辑相邻性。, 有三种几何相邻：邻接、相对（行列两端）和对称（图中以0、1分割线为对称轴）方格均属相邻, 几何相邻的2i（i = 1、2、3n）个小格可合并在一起构成正方形或矩形圈，消去i个变量，而用含（n - i）个变量的积项标注该圈。,动画,返 回,图形法化简函

20、数, 与或表达式的简化, 先将函数填入相应的卡诺图中，存在的最小项对应的方格填1，其它填0。, 合并：按作圈原则将图上填1的方格圈起来，要求圈的数量少、范围大，圈可重复包围但每个圈内必须有新的最小项。, 每个圈写出一个乘积项。按取同去异原则, 最后将全部积项逻辑加即得最简与或表达式,返 回, 根据函数填写卡诺图,1、已知函数为最小项表达式，存在的最小项对应的格填1，其余格均填0。,2、若已知函数的真值表，将真值表中使函数值为1的那些最小项对应的方格填1，其余格均填0。,例子,3、函数为一个复杂的运算式，则先将其变成与或式，再用直接法填写。,例子, 作圈的步骤,1、孤立的单格单独画圈,2、圈的数

21、量少、范围大，圈可重复包围但每个圈内必须有新的最小项,3、含1的格都应被圈入，以防止遗漏积项,图形法化简函数,返 回,例1：直接给出函数的真值表求函数的最简与或式。,见例1,例2：直接给出函数的复杂的运算式。,见例2,例4：含有无关项的函数的化简。,图形法化简函数,返 回, 含有无关项的函数的化简, 填函数的卡诺图时只在无关项对应的格内填任意符号“”、“d或“”。,处理方法：,对于变量的某些取值组合，所对应的函数值是不定。通常约束项和任意项在逻辑函数中统称为无关项, 化简时可根据需要视为“1”也可视为“0”，使函数化到最简。,例子,图形法化简函数,返 回,逻辑函数简化中的几个实际问题, 具有多

22、输出端电路的简化, 只允许原变量输入的逻辑电路的简化,返 回, 几种常用的数制：二进制、八进制、十六进制和十进制以及相互间的转换, 码制部分：自然二进制码、格雷码、和常用的BCD码,任意一个R进制数按权展开：, 带符号数在计算机中的三种基本表示方法：原码、反码和补码， 运算结果的正确性以及溢出的性质：利用变形补码可判断机器。, 逻辑问题的描述可用真值表、函数式、逻辑图、卡诺图和时序图, 分析和设计逻辑电路的重要数学工具：布尔代数,解：,AB,AC,图形法化简函数,例：图中给出输入变量A、B、C的真值表，填写函数的卡诺图,1,1,1,图形法化简函数,例：图中给出输入变量A、B、C的真值表，填写函

23、数的卡诺图,1,1,1,F=,+,得：,图形法化简函数,解：, 填函数的卡诺图,1,1,1,1,1,1,1, 化简,不考虑约束条件时：,考虑约束条件时：,解：,AC,AD,BC,化简得：,最简与非与非式为：,图形法化简函数,第二章 逻辑门电路,2-1 典型TTL与非门工作原理,2-2 其它类型TTL门电路,2-3 ECL集成逻辑门,2-4 I2L集成逻辑门,2-5 MOS集成逻辑门,2-6 接口问题,小结,内容概述,2-1 典型TTL与非门工作原理,TTL与非门,TTL与非门工作原理,TTL与非门的工作速度,TTL与非门的外特性及主要参数,2-2 其它类型TTL门电路,三态逻辑门（TSL）,集

24、电极开路TTL“与非”门（OC门）,2-3 ECL集成逻辑门,ECL“或/或非”门电路,ECL门的主要优缺点,2-4 I2L集成逻辑门,I2 L基本单元电路,I2 L门电路,I2 L的主要优缺点,2-5 MOS集成逻辑门,NMOS反相器,NMOS门电路,CMOS门电路,2-6 接口问题,TTL与CMOS接口,CMOS 与TTL接口,内容概述,双极型集成逻辑门,MOS集成逻辑门,按器件类型分,按集成度分,SSI（100以下个等效门）,MSI（103个等效门）,LSI （104个等效门）,VLSI（104个以上等效门）,基本逻辑门的基本结构、工作原理以及外部特性,TTL与非门电路,返回,TTL与非

25、门工作原理, 输入端至少有一个接低电平,0 .3V,3 .6V,3 .6V,1V,3 .6V,T1管:A端发射结导通，Vb1 = VA + Vbe1 = 1V， 其它发射结均因反偏而截止., 5-0.7-0.7=3.6V,Vb1 =1V,所以T2、T5截止, VC2Vcc=5V,T3：微饱和状态。 T4：放大状态。 电路输出高电平为：,5V,返回, 输入端全为高电平,3 .6V,3 .6V,2.1V,0 .3V,T1:Vb1= Vbc1+Vbe2+Vbe5 = 0.7V3 = 2.1V,因此输出为逻辑低电平VOL = 0.3V,3 .6V,发射结反偏而集电极正偏.处于倒置放大状态,T2：饱和状

26、态,T3：Vc2 = Vces2 + Vbe51V，使T3导通，Ve3 = Vc2-Vbe3 = 1-0.70.3V，使T4截止。,T5：深饱和状态，,返回,TTL与非门工作原理,返回, 输入端全为高电平，输出为低电平, 输入至少有一个为低电平时，输出为高电平,由此可见电路的输出和输入之间满足与非逻辑关系,TTL与非门工作原理,TTL与非门工作速度,存在问题：TTL门电路工作速度相对于MOS较快，但由于当输出为低电平时T5工作在深度饱和状态，当输出由低转为高电平，由于在基区和集电区有存储电荷不能马上消散，而影响工作速度。,改进型TTL与非门,可能工作在饱和状态下的晶体管T1、T2、T3、T5都

27、用带有肖特基势垒二极管（SBD）的三极管代替，以限制其饱和深度，提高工作速度,返回,返回,改进型TTL与非门, 增加有源泄放电路,1、提高工作速度,减少了电路的开启时间,缩短了电路关闭时间,2、提高抗干扰能力,T2、T5同时导通，因此电压传输特性曲线过渡区变窄，曲线变陡，输入低电平噪声容限VNL提高了0.7V左右,TTL“与非”门的外特性及主要参数, 电压传输特性,TTL“与非”门输入电压VI与输出电压VO之间的关系曲线，即 VO = f（VI）,返回,Voff,VSH,Von,VSL,TTL“与非”门的外特性及主要参数, 抗干扰能力,关门电平V OFF：,保证输出为标准高电平VSH的最大输入

28、低电平值,开门电平V ON：,保证输出为标准低电平VSL的最小输入高电平值,低电平噪声容限V NL：,V NL= V OFF - VSL,高电平噪声容限V NH：,V NH= V SH - VON,TTL“与非”门的外特性及主要参数, 输入特性,输入电流与输入电压之间的关系曲线，即II = f（VI）,1. 输入短路电流ISD（也叫输入低电平电流IIL）,当VIL = 0V时由输入端流出的电流,2. 输入漏电流IIH（输入高电平电流）,指一个输入端接高电平，其余输入端接低电平，经该输入端流入的电流。约10A左右,返回, 扇入系数Ni和扇出系数NO,1. 扇入系数Ni是指合格的输入端的个数,2.

29、 扇出系数NO是指在灌电流（输出低电平）状态下驱动同类门的个数。,其中IOLmax为最大允许灌电流，,IIL是一个负载门灌入本级的电流（1.4mA）。No越大，说明门的负载能力越强,返回,TTL“与非”门的外特性及主要参数, 平均传输延迟时间tpd,导通延迟时间tPH：L输入波形上升沿的50%幅值处到输出波形下降沿50% 幅值处所需要的时间，,截止延迟时间tPLH：从输入波形下降沿50% 幅值处到输出波形上升沿50% 幅值处所需要的时间，,平均传输延迟时间tpd：,TTL“与非”门的外特性及主要参数,返回,2-2 其它类型TTL门电路,三态逻辑门（TSL）,集电极开路TTL“与非”门（OC门）

30、,集电极开路TTL“与非”门（OC门）,1,0,当将两个TTL“与非”门输出端直接并联时：,产生一个大电流 1、抬高门2输出低电平 2、会因功耗过大损坏门器件,注：TTL输出端 不能直接并联,返回,TTL与非门电路,集电极开路TTL“与非”门（OC门）,当输入端全为高电平时，T2、T5导通，输出F为低电平；,输入端有一个为低电平时，T2、T5截止，输出F高电平接近电源电压VC。, OC门完成“与非”逻辑功能,逻辑符号：,输出逻辑电平： 低电平0.3V 高电平为VC（5-30V）,返回, 负载电阻RL的选择,（自看作考试内容）,集电极开路TTL“与非”门（OC门）,返回,集电极开路TTL“与非”

31、门（OC门）,OC门需外接电阻，所以电源VC可以选5V30V，因此OC门作为TTL电路可以和其它不同类型不同电平的逻辑电路进行连接,返回,三态逻辑门（TSL）,1,0,输出F端处于高阻状态记为Z,Z,返回,低电平使能,高电平使能,返回, 三态门的应用,1. 三态门广泛用于数据总线结构,任何时刻只能有一个控制端有效，即只有一个门处于数据传输，其它门处于禁止状态,2. 双向传输,当E=0时，门1工作，门2禁止，数据从A送到B；,E=1时，门1禁止，门2工作，数据从B送到A。,返回,三态逻辑门（TSL）,2-3 ECL集成逻辑门,ECL“或/或非”门电路,ECL门的主要优缺点,返回,ECL“或/或非

32、”门电路,1、开关速度高,2、逻辑功能强,3、负载能力强,1、功耗较大,2、抗干扰能力差：,逻辑摆幅为0.8V左右，噪声容限VN一般约300mV,ECL“或/或非”门电路,返回,2-4 I2L集成逻辑门,I2 L基本单元电路,I2 L门电路,I2 L的主要优缺点,I2 L基本单元电路, 电路的组成,T2的驱动电流是由T1射极注入的，故有注入逻辑, 工作原理,1、当VA = 0.1V低电平时，T2截止，I0从输入端A流出，C1、C2和C3输出高电平,2、当A开路（相当于输入高电平）时，I0流入T2的基极，,T2饱和导通，C1、C2和C3输出低电平。,返回,I2 L门电路,逻辑功能：,返回,I2

33、L的主要优缺点,1. 集成度高,2. 功耗小,3. 电源电压范围宽,4. 品质因素最佳,5. 生产工艺简单,电流在1nA1mA范围内均能正常工作,I2L的品质因数只有（0.11）pJ/门,1. 开关速度低,2. 噪声容限低,I2L的逻辑摆幅仅700mV左右，比ECL还低，但其内部噪声小，因此电路能正常工作,3. 多块一起使用时，由于各管子输入特性的离散性，基极电流分配会出现不均的现象，严重时电路无法正常工作,返回,2-5 MOS集成逻辑门,NMOS反相器,NMOS门电路,CMOS门电路,NMOS反相器,数字逻辑电路中的MOS管均是增强型MOS管，它具有以下特点：,当|UGS|UT| 时，管子导

34、通，导通电阻很小，相当于开关闭合,当|UGS|UT| 时，管子截止，相当于开关断开,设电源电压VDD = 10V，开启电压VT1 = VT2 = 2V,1、A输入高电平VIH = 8V,2、A输入低电平V IL = 0.3V时，, 电路执行逻辑非功能,工作管,负载管,T1、T2均导通，输出为低电平VOL 0.3V,T1截止T2导通，电路输出高电平VOH = VDD - VT2 = 8V。,返回,NMOS门电路,工作管 串联,负载管,工作原理：,T1和T2都导通，输出低电平,2、当输出端有一个为低电平时，,与低电平相连的驱动管就截止，输出高电平,电路 “与非”逻辑功能：,注：,增加扇入，只增加串

35、联驱动管的个数，但扇入不宜过多，一般不超过3,1,1,通,通,0,1、当两个输入端A和B均为高电平时,0,1,止,通,1,返回,CMOS电路,PMOS,NMOS,工作原理：,1、输入为低电平VIL = 0V时,VGS1VT1,T1管截止；,|VGS2| VT2,电路中电流近似为零（忽略T1的截止漏电流）,VDD主要降落在T1上，输出为高电平VOHVDD,T2导通,2、输入为高电平VIH = VDD时，T1通T2止，VDD主要降在T2上，输出为低电平VOL0V。,实现逻辑“非”功能,返回,工作原理：,TN和TP均截止，VI由0VDD变化时，传输门呈现高阻状态，相当于开关断开， CL上的电平保持不

36、变，这种状态称为传输门保存信息,VI在VTVDD范围变化时TP导通,即VI在0VDD范围变化时，TN、TP中至少有一只管子导通，使VO=VI，这相当于开关接通，这种状态称为传输门传输信息,VI由0（VDD-VT）范围变化时TN导通,返回,CMOS电路,工作原理：,1、当C 为低电平时， TN、TP截止传输门相当于开关断开，传输门保存信息,2、当C为高电平时， TN、TP中至少有一只管子导通，使VO=VI，这相当于开关接通，传输门传输信息,由此可见传输门相当,于一个理想的开关，且是一个双向开关,返回,CMOS电路,电路图,1、电路结构,2、逻辑符号,返回,CMOS电路,CMOS电路,返回,1、与

37、非门,二输入“与非”门电路结构如图,当A和B为高电平时:,1,0,1,0,1,1,当A和B有一个或一个以上为低电平时:,电路输出高电平,输出低电平, 电路实现“与非”逻辑功能,CMOS电路,2、“异或”门,当A = B = 0时,0,0,1,1,0,当A = B = 1时，,1,1,1,1,0,TG接通，C = B = 1，反相器2的两只MOS管都截止，输出F=0。, 输入端A和B相同,得：输入端A和B相同， 输出 F=0,返回,2、“异或”门, 输入端A和B不同,当A = 1，B = 0时,1,0,0,0,1,输出F=1,当A = 0，B = 1时,0,1,1,0,1,输出F=1,得：输入端

38、A和B不同， 输出 F=1,返回,CMOS电路,2、“异或”门, 输入端A和B不同,输出F=1, 输入端A和B相同,输出 F=0,由此可知：该电路实现的是“异或”的逻辑功能,返回,CMOS电路,CMOS电路的特点,1、功耗小：CMOS门工作时，总是一管导通另一管截止，因而几乎不由电源吸取电流其功耗极小,2、CMOS集成电路功耗低内部发热量小，集成度可大大提高,3、抗幅射能力强，MOS管是多数载流子工作，射线辐 射对多数载流子浓度影响不大,4、电压范围宽：CMOS门电路输出高电平VOH VDD，低电平VOL 0V。,5、输出驱动电流比较大：扇出能力较大，一般可以大于50,6、在使用和存放时应注意

39、静电屏蔽，焊接时电烙铁应接地良好,返回,2-6 接口问题,TTL与CMOS接口,CMOS 与TTL接口,TTL与CMOS接口,注：,TTL门电路高电平典型值只有3.4V，CMOS电路的输入高电平要求高于3.5V。因此在TTL门电路输出端与电源之间接一电阻Rx,返回,CMOS与TTL接口,CMOS门的驱动能力不适应TTL门的要求，可采用专用的CMOSTTL电平转换器,返回,小 结, TTL电路输入级采用多发射极晶体管，输出级采用推拉式结构，所以工作速度较快，带负载能力较强，是目前使用最广泛的一种集成逻辑门。应掌握好TTL门电气特性和参数。, ECL门是目前速度最高的一种非饱和型电路。其缺点是功耗

40、大，抗干扰能力差。一般只用在要求速度特别高的场合, MOS电路属于单极型电路，CMOS电路是重点，具有高速度、功耗低、扇出大、电源电压范围宽、抗干扰能力强、集成度高等一系列特点，使之在整个数字集成电路中占据主导地位的趋势日益明显。,习 题,复 习,逻辑运算,逻辑门,(2) 学习常用中规模集成模块,(3) 了解电路中的竞争和冒险现象,本 章 重 点,(1)掌握分析和设计电路的基本方法。,第三章 组合逻辑电路,第三章 组合逻辑电路,第一节 组合电路的分析和设计,第二节 算术逻辑运算及数值比较组件,第三节 译码器和编码器,第四节 数据选择器和数据分配器,第五节 奇偶检验电路,第六节 模块化设计概述,

41、第七节 组合电路中的竞争与冒险,第一节 组合电路的分析和设计,一、组合电路,二、组合电路的分析,三、组合电路的设计,一、组合电路,输入：,逻辑关系：Fi = fi (X1、X2、Xn) i = (1、2、m),特点：,电路由逻辑门构成,不含记忆元件,输出无反馈到输入的回路,输出与电路原来状态无关,输出：,X1、X2、Xn,F1、F2、Fm,二、组合电路的分析,分析已知逻辑电路功能,步骤：,输出函数 表达式,简化函数,真值表,描述电路 功能,例1：试分析图3-3所示逻辑电路的功能。,因此该电路为少数服从多数电路， 称表决电路。,（1）逻辑表达式,（2）真值表,（3）判断：,多数输入变量为1，输出

42、F为1；,多数输入变量为0，输出 F为0,例2：试分析图3-4所示逻辑电路的功能。, 表达式, 真值表,自然二进制码,格雷码, 真值表, 表达式,自然二进制码至格雷码的转换电路。, 分析功能,注意：利用此式时对码位序号大于（n-1）的位应按0处理，如本例码位的最大序号i = 3，故B4应为0，才能得到正确的结果。,推广到一般，将n位自然二进制码转换成n位格雷码： Gi = BiBi+1 （i = 0、1、2、 n-1）,自然二进制码至格雷码的转换,二、组合电路的设计,步骤：,根据要求设计出实际逻辑电路,例：半加器的设计,（1）半加器真值,（2）输出函数,（3）逻辑图,（4）逻辑符号,将用“异或

43、”门实现的半加器改为用“与非”门实现,函数表达式变换形式：,用“与非”门实现半加器逻辑图如图所示：,全加器是实现,例4：全加器的设计,学生自己完成逻辑电路,全加器逻辑符号,全加器真值表,一位二进制数,一位二进制数,低位来的进位,例5：试将8421BCD码转换成余3BCD码,（2）卡诺图,（1）真值表,（2）卡诺图,（3）表达式,（4）电路图,（3）表达式,第二节 算术逻辑运算及数值比较组件,一、加法器,（一）加法器的功能与分类,功能：实现N位二进制数相加,按实现方法分类：串行进位加法器、超前进位加法器,（1）串行进位加法器,如图：用全加器实现4位二进制数相加。,注意：CI0=0,（2）超前进位

44、加法器,进位位直接由加数、被加数和最低位进位位CI0形成。,（二）加法器的应用,例6：试用四位加法器实现8421BCD码至余3BCD码的转换。,加法器的逻辑符号,N位加法运算、代码转换、减法器、十进制加法,解：余3码比8421码多3，因此：,A3-A0：8421码,B3-B0：0011（3）,CI0：0,输入 A（a3a2a1a0） B (b3b2b1b0)：输出（A B）= 1,二、数值比较器,（一）功能：能对两个相同位数的二进制数进行比较的器件。,（1）逻辑符号：,A：四位二进制数输入（3为高位）,AB、AB、A=B：输出，高有效,a b、a b、a = b：控制输入端， 高有效,（2）逻

45、辑功能：,（自己完成比较器功能表）,B：四位二进制数输入（3为高位）,A（a3a2a1a0） B (b3b2b1b0)： （A B）= 1,A（a3a2a1a0）= B (b3b2b1b0)： 由控制输入决定,（二）比较器的应用,例1：八位二进制数比较,例2：用比较器构成用8421BCD码表示的一位十进制数四舍五入电路。,解: A3A0：8421BCD码,解：位扩展，用两片4位比较器,低位的输出与高位的控制输入连接,B3B0：0100（十进制数4）,A B输出端用于判别,第三节 译码器和编码器,（特定含义：规则、顺序）,二进制代码,某种代码,译 码,编 码,译码器,编码器,一、译码器,（一）二

46、进制译码器,二进制译码器输入输出满足：m=2n,如：24译码器 38译码器 416译码器,（二）十进制译码器,又称：二十进制译码器 或：410译码器,译码输入：n位二进制代码,译码输出m位：,一位为1，其余为0,或一位为0，其余为1,译码输入，二进制编码0-7依次对应8个输出,38译码器74LS138,八个输出端，低电平有效。 译码状态下，相应输出端为 禁止译码状态下，输出均为,S1、,A0 A2,使能端的两个作用：,（1）消除译码器输出尖峰干扰,EN端的正电平的出现在A0-A2稳定之后,EN端正电平的撤除在A0-A2再次改变之前,（2）逻辑功能扩展,例：用38译码器构成416译码器,例：用3

47、8译码器 构成416译码器,X0-X3：译码输入,E：译码控制 E=0，译码 E=1，禁止译码,X3-X0：0000-0111，,第一片工作,X3-X0：1000-1111,第二片工作,例12：试用 CT74LS138和与非门构成一位全加器。,解:全加器的最小项表达式应为,（三）译码器的应用,（三）数字显示译码器,（1）七段数码管,（2）七段显示译码器,：高电平亮,：低电平亮,每一段由一个发光二极管组成,输入：二十进制代码,输出：译码结果，可驱动相应的七段数码管显示出正确的数字,七段译码器CT7447,D、C、B、A：BCD码输入信号,ag：译码输出，低电平有效,熄灭信号输入/灭零输出信号,二

48、、编码器,优先编码,功能：输入m位代码 输出n位二进制代码 m2n,优先编码器允许几个输入端同时加上信号，电路只对其中优先级别最高的信号进行编码。,逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应的二进制代码输出,（一）二进制编码器,将输入信号编成二进制代码的电路,如图：三位二进制编码器（ 8线3线编码器）。,8线3线优先编码器CT74LS148,：编码输出端,管脚定义：,（二）编码器的应用,（3）第一片工作时,编码器输出：0000-0111 第二片工作时,编码器输出:1000-1111,解：（1）编码器输入16线,用两片8-3线编码器，高位为第一片，低位为第二片,（2）实现优先编码：

49、高位选通输出与低位控制端连接,例14：用8-3线优先编码器CT74LS148扩展成16线-4线编码器。,第四节 数据选择器和数据分配器,在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。,将传送来的或处理后的信息分配到各通道去。,数据选择器,数据分配器,多输入,一输出,选择,一输入,多输出,分配,发送端，并串,接收端，串并,一、数据选择器,（一）分类：二选一、四选一、八选一、十六选一,双四选一数据选择器CT74LS153,双四选一数据选择器CT74LS153,简易符号,八中选一数据选择器CT74LS151,（二）数据选择器的应用,例：试用最少数量的四选一选择器扩展成

50、八选一选择器。,解：（1）用一片双四选一数据选择器，实现八个输入端 （2）用使能端形成高位地址，实现三位地址，控制八个输入。,例：试用四选一数据选择器构成十六选一的选择器,二、数据分配器,（一）数据分配器的功能,分配器与选择器的功能相反,一输入,多输出,逻辑符号,（二）数据分配器的应用,例：利用数据选择器和分配器实现信息的“并行串行并行”传送。,由译码器连成的数据分配器,0 0 0,0,1,1,0,译码,禁止译码,0,1,第五节 奇偶检验电路,（2）奇偶检验,（1）奇偶检验码,一、奇偶检验,二、奇偶位产生和检验电路,异或门的功能：奇数个1的连续异或运算其结果为1； 偶数个1的连续异或运算其结果

51、为0。,S = 0，传输无误；S = 1传输有误,发送端偶检验位表达式：,接受端偶检验位表达式：,第六节 模块化设计概述,选择合适的集成电路 减少电路所需的模块总数 降低成本 提高电路可靠性。,（1）根据系统的逻辑功能要求画出系统结构框图，且按功能将其划分成若干个子方框 （2）根据各子功能框的要求，选用合适的MSI或LSI （3）根据实际情况，有时需按传统设计方法设计出相关的接口电路和外围辅助电路,设计步骤：,设计原则：,例：设计一个将8421BCD码转换成余3BCD码的码组转换器。,（2）采用与逻辑电路输出端等同数量的数据选择器 且附加门（本题需用四个选择器）,（3）采用译码器附加相应数量门

52、（本题需一块4线-16线译 码器和四个门）,（5）采用ROM和可编程逻辑器件（后续章节学习）。,经比较，采用第种方法最经济合理,（1）利用经典的传统设计法，用SSI实现（见例5）,（4）采用一块四位二进制加法器（见例6）,第七节 组合电路中的竞争与冒险,一、冒险与竞争,竞争：,冒险：,在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后,由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。,二、竞争与冒险的判断,代数法：,或的形式时，A变量的变化可能引起险象。,卡诺图法：,如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有险象。,

53、如图所示电路的卡诺图两圈相切，故有险象。,三、冒险现象的消除,1. 利用冗余项,如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能消除冒险。由此得函数表达式为,三、冒险现象的消除,1. 利用冗余项,. 吸收法,在输出端加小电容C可以消除毛刺如图3-58所示。但是输出波形的前后沿将变坏, 在对波形要求较严格时，应再加整形电路。,.取样法,电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出波形。,加取样脉冲原则：,“或”门及“或非”门 加负取样脉冲,“与”门及“与非”门加 正取样脉冲,利用冗余项：只能消除逻辑冒险，而不能消除功能冒险；适用范围有限,三种方法比较：

54、,取样法：加取样脉冲对逻辑冒险及功能冒险都有效。目前大多数中规模集成模块都设有使能端，可以将取样信号作用于该端，待电路稳定后才使输出有效。,吸收法：加滤波电容使输出信号变坏，引起波形的上升、下降时间变长，不宜在中间级使用。实验调试阶段采用的应急措施；,加法器、比较器、译码器、编码器、数据选择器和码组检验器等。,本 章 小 结,任何时刻的输出仅决定于当时的输入，而与电路原来的状态无关；它由基本门构成，不含存贮电路和记忆元件，且无反馈线。,根据已经给定的逻辑电路，描述其逻辑功能。,根据设计要求构成功能正确、经济、可靠的电路,（）组合电路,（）组合电路的分析,（）组合电路的设计,（）常用的中规模组合

55、逻辑模块,3-3、,3-4、,3-5、,3-6、,3-8、,3-9、,3-10、,3-11、,3-15、,3-16,电路图,例5：试将8421BCD码转换成余3BCD码,例6：试用四位加法器实现8421BCD码至余3BCD码的转换。,触发器特点：,触发器分类：,本章重点：,触发器外部逻辑功能、触发方式。,能够存储一位二进制信息的基本单元。,1.有两个能够保持的稳定状态，分别用来表示逻辑0和逻辑1。,2. 在适当输入信号作用下，可从一种状态翻转到另一种状态； 在输入信号取消后，能将获得的新状态保存下来。,按触发方式分：电位触发方式、主从触发方式及边沿触发方式,按逻辑功能分：R-S触发器、D触发器

56、、J-K触发器和T触发器,组合电路：,不含记忆元件,、无反馈,、输出与原来状态无关,第四章 触发器,触发器：,第四章 触发器,第一节 R-S触发器,第二节 主从触发器,第三节 边沿型触发器,第四节 触发器逻辑功能的转换,第一节 R-S触发器,1,0,0,1,一、电路图与逻辑符号,（2）由两个“与非”门构成的R-S触发器电路图,两个稳定状态：,RD，SD：输入,RD、SD为1 输出不变,（1）逻辑符号,1,0,0,1,1,1,二、真值表,RD、SD同时变 为1时，输出不稳定,三、状态转换真值表及特征方程,约束条件，不 能同时为零,卡诺图,特征方程,Qn ：原状态或现态 Qn+1：新状态或次态,状

57、态转换真值表：输入信号与原态、次态之间的关系,四、钟控R-S触发器,（1）电路图与逻辑符号,CP=0：状态不变,增加一个控制端，在其控制下，触发器的状态随输入变化。,S=0，R=0：Qn+1=Qn,S=1，R=0：Qn+1=1,S=0，R=1：Qn+1=0,S=1，R=1：Qn+1= ,控制输入端R、S通过“非”门作用于 基本R-S触发器,CP=1：,基本R-S触发器 输入端均为1,（2）真值表,约束条件，不 能同时为1,（3）特征方程,CP=1，,假设CP=1时，控制输入不改变。,对脉冲宽度的要求严格：例如，构成移位寄存器时， 脉宽大于三个、小于四个“与非”门的平均延迟时间,（4）时钟控制R

58、-S触发器逻辑功能波形图,(没有考虑门的延迟时间）,第二节 主从触发器,（一）逻辑符号,一、主从触发器,二、主从触发器,、：输入,、：异步置、置（不受限制）,钟控-触发器在CP时，、变化引起输出多次改变,：时钟控制输入,主从触发器有：触发器、记数型触发器、触发器及触发器,主触发器,从触发器,（二）逻辑功能,由两个钟控触发器构成,与对应， 与对应,CP=0：从触发器接受主触发器状态并翻转稳定,CP=1:主触发器接受激励信号并翻转稳定,（三）状态转换图与特征方程,（）状态转换图,状态 0,状态 1,状态转换图,（）特征方程,卡诺图中对 应格中填入1,约束条件,加入约束条件后的状态方程：,（四）J-K触发器对激励信号的要求,J-K触发器的工作波形,CP=1,若J、K变化，触发器的状态与真值表不对应。,（五）J-K触发器构成触发器,触发器的、端连接在一起形成触发器,（）逻辑符号,（）真值表,（）状态转换图,（）特征方程,第三节 边沿型触发器,一、工作原理,主从触发器：CP=1,若J、K变化，触发器的状态与真值