第4章 存储器.ppt

1、第章 存 储 器,4.1 概述,4.2 主存储器,4.3 高速缓冲存储器,4.4 辅助存储器,4.1 概 述,一、存储器分类,1. 按存储介质分类,(1) 半导体存储器,(2) 磁表面存储器,(3) 磁芯存储器,(4) 光盘存储器,易失,双极型 TTL 高速 、MOS 高集成,磁头、载磁体 剩磁状态表示 0、1,硬磁材料、环状元件,激光、磁光材料 密度高、耐用性好、可靠性高、可互换性强,(1) 存取时间与物理地址无关（随机访问）,顺序存取存储器 磁带,4.1,2. 按存取方式分类,(2) 存取时间与物理地址有关（串行访问）,随机存储器 RAM,只读存储器 ROM,直接存取存储器 磁盘,在程序的

2、执行过程中 可 读 可 写,在程序的执行过程中 只 读,磁盘、磁带、光盘,高速缓冲存储器（Cache）,Flash Memory 闪存,存 储 器,3. 按在计算机中的作用分类,4.1,高,小,快,1. 存储器三个主要特性的关系,二、存储器的层次结构,4.1,虚拟存储器,虚地址,逻辑地址,实地址,物理地址,主存储器,4.1,（速度）,（容量）,4.2 主存储器,一、概述,1. 主存的基本组成,2. 主存和 CPU 的联系,4.2,读、写,高位字节 地址为字地址(32位),低位字节 地址为字地址(16位),设地址线 24 根,按 字节 寻址,按 字 寻址,若字长为 16 位,按 字 寻址,若字长

3、为 32 位,3. 主存中存储单元地址的分配,4.2,224 = 16 M,8 M,4 M,(2) 存储速度,4. 主存的技术指标,(1) 存储容量,(3) 存储器的带宽,主存 存放二进制代码的总位数,读出时间 写入时间,存储器的 访问时间,读周期 写周期,位/秒,4.2,芯片容量,二、半导体存储芯片简介,1. 半导体存储芯片的基本结构,1K4位,16K1位,8K8位,10,4,14,1,13,8,4.2,片选线,读/写控制线,（低电平写 高电平读）,（允许读）,4.2,（允许写）,存储芯片片选线的作用,用 16K 1位 的存储芯片组成 64K 8位 的存储器,32片,4.2,2. 半导体存储

4、芯片的译码驱动方式 找存储单元,(1) 线选法,4.2,(2) 重合法（交叉法）,4.2,0,0,三、随机存取存储器 ( RAM ),1. 静态 RAM (SRAM),(1) 静态 RAM 基本电路,A 触发器非端,A 触发器原端,4.2,T1 T4, 静态 RAM 基本电路的 读 操作,4.2,读选择有效, 静态 RAM 基本电路的 写 操作,4.2,写选择有效,(2) 静态 RAM 芯片举例, Intel 2114 外特性,存储容量 1K4 位,4.2, Intel 2114 RAM 矩阵 (64 64) 读,4.2,4.2, Intel 2114 RAM 矩阵 (64 64) 读,4.2

5、, Intel 2114 RAM 矩阵 (64 64) 读,4.2, Intel 2114 RAM 矩阵 (64 64) 读,4.2, Intel 2114 RAM 矩阵 (64 64) 读,4.2, Intel 2114 RAM 矩阵 (64 64) 读,15,0,31,16,47,32,63,48,15,0,31,16,47,32,63,48,读写电路,读写电路,读写电路,读写电路,0,1,63,0,15,行,地,址,译,码,列,地,址,译,码,I/O1,I/O2,I/O3,I/O4,WE,CS,0,0,0,0,0,0,0,0,0,0,4.2, Intel 2114 RAM 矩阵 (64

6、64) 读,0,16,32,48,4.2, Intel 2114 RAM 矩阵 (64 64) 读,0,16,32,48,4.2, Intel 2114 RAM 矩阵 (64 64) 读,0,16,32,48,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64)

7、 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,4.2, Intel 2114 RAM 矩阵 (64 64) 写,(3) 静态 RAM 读 时序,4.2,(4) 静态 RAM (2114) 写 时序,4.2,(1) 动态 RAM 基本单元电路,2. 动态 RAM ( DRAM ),读出与原存信息相反,读出时数据线有电流 为 “1”,写入与输入信息相同,写入时 CS 充电 为 “1” 放电 为 “0”,4.2,T,无电流,有电流,无电荷,有电荷,(2) 动态 RAM 芯片举例, 三管动态 RAM 芯片 (I

8、ntel 1103) 读,4.2,读 写 控 制 电 路, 三管动态 RAM 芯片 (Intel 1103) 写,4.2,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,读 写 控 制 电 路,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,读 写

9、 控 制 电 路,4.2, 三管动态 RAM 芯片 (Intel 1103) 写,读 写 控 制 电 路, 单管动态 RAM 4116 (16K 1位) 外特性,4.2,应该14根线 只用7根, 4116 (16K 1位) 芯片 读 原理,4.2,63,0,0,0, 4116 (16K1位) 芯片 写 原理,4.2,63,0,(3) 动态 RAM 时序,行、列地址分开传送,写时序,数据 DOUT 有效,数据 DIN 有效,读时序,4.2,(4) 动态 RAM 刷新（集中、分散、异步）,刷新时，不能进行读写操作,“死时间率” 为 128/4 000 100% = 3.2%,“死区” 为 0.5

10、s 128 = 64 s,4.2,以128 128 矩阵为例,tC = tM + tR,无 “死区”, 分散刷新（存取周期为1 s ，前半个读写，后半个刷新）,(存取周期为 0.5 s + 0.5 s ，增大，速度降低),4.2,以 128 128 矩阵为例, 分散刷新与集中刷新相结合（异步刷新）,对于 128 128 的存储芯片（存取周期为 0.5 s ）,改进：将刷新安排在指令译码阶段，不会出现 “死区”,“死区” 为 0.5 s,若每隔 15.6 s 刷新一行,每行每隔 2 ms 刷新一次,4.2,3. 动态 RAM 和静态 RAM 的比较,存储原理,集成度,芯片引脚,功耗,价格,速度,

11、刷新,4.2,四、只读存储器（ROM）,1. 掩模 ROM ( MROM ) 例题课本 图4.27,行列选择线交叉处有 MOS 管为“1”,行列选择线交叉处无 MOS 管为“0”,2. PROM (一次性编程)例题课本 图4.29,4.2,3. EPROM (多次性编程 ),(1) N型沟道浮动栅 MOS 电路,紫外线全部擦洗,4.2,(2) 2716 EPROM 的逻辑图和引脚,4.2,4. EEPROM (多次性编程 ),电可擦写,局部擦写,全部擦写,5. Flash Memory (闪速型存储器),比 EEPROM快,4.2,EPROM,价格便宜 集成度高,EEPROM,电可擦洗重写,具

12、备 RAM 功能,用 1K 4位 存储芯片组成 1K 8位 的存储器,？片,五、存储器与 CPU 的连接,1. 存储器容量的扩展,4.2,2片,1K 4 的含义 ？,(2) 字扩展（增加存储字的数量）,用 1K 8位 存储芯片组成 2K 8位 的存储器,4.2,？片,2片,(3) 字、位扩展,用 1K 4位 存储芯片组成 4K 8位 的存储器,4.2,？片,8片,2. 存储器与 CPU 的连接,(1) 地址线的连接(从低位开始连接),(2) 数据线的连接 (必须按位扩展，达到CPU的数据线数量),(3) 读/写命令线的连接 (直接连接，高电平为读，低电平为写),(4) 片选线的连接 (与CPU

13、的访存控制信号有关，低电平有效),(5) 合理选择存储芯片 (ROM RAM),(6) 其他 时序、负载,4.2,例4.1 解:,(1) 写出对应的二进制地址码,(2) 确定芯片的数量及类型,A15A14A13 A11 A10 A7 A4 A3 A0,4.2,(3) 分配地址线,A10 A0 接 2K 8位 ROM 的地址线,A9 A0 接 1K 4位 RAM 的地址线,(4) 确定片选信号,4.2,例 4.1 CPU 与存储器的连接图,4.2,访存控制,(1) 写出对应的二进制地址码,(2) 确定芯片的数量及类型,(3) 分配地址线,(4) 确定片选信号,1片 4K 8位 ROM 2片 4K

14、 8位 RAM,A11 A0 接 ROM 和 RAM 的地址线,4.2,用 138 译码器及其他门电路（门电路自定）画出 CPU和 2764 的连接图。要求地址为 F0000HFFFFFH , 并 写出每片 2764 的地址范围。,4.2,Y15,Y0,4-16译码,A13,A10,A9,A0,D7,D4,D3,D0,例习题 4-28 P63,4.2,1K 1位,一组8片,1K 1位,一组8片,16 组,存储容量共 1K*8*16=16KB，共需 8*16=128片,Y7,Y0,3-8译码,A14,A12,A11,A0,D7,D4,D3,D0, 8组,例习题 4-29 P63,4.2, 8 块

15、模板,一模块 16片,4K 4位,4K 4位, 8组,一模块 16片,4K 4位,4K 4位,A17,A15,3-8译码,Z7,Z0,选模板,选模板内的组,习题,P64 36 、37、38、39、40题,六 存储器校验- 差错控制,目的： 保证所有的幀按顺序、正确送 到目的主机 解决： 1. 如何检测出错 2. 发现错误后，如何纠正错,差错分类,单个错 由随机的信道热噪声引起，一次只影响一位 差错是孤立的，错误之间没有关联。 突发错 （数据传输中的主要出错） 由瞬间的脉冲噪声引起，如雷电、马达启动 等，会持续一段短的时间，由于线路上数据速 率高，影响面较大，一般会影响连续的许多位。 突发长度：

16、突发错所影响的最大连续数据比特 数。,差错控制原理以及编码,附加监督位：在数据块中加入一些冗余信息，使数据块中的各个比特建立起某种形式的关联，接收端通过验证这种关联关系是否存在，来判断数据在传输过程中有没有出错。 差错编码：在数据块中加入冗余信息的过程。,术 语,检错码 码字只有检错的功能，接收方只能判断数据块有错，但不能确切知道错误的位置，从而也不能纠正错误。 纠错码 码字具有一定的纠错功能，接收方不仅能检出错，还知道错在什么地方，这时只需将数据位取反即能获得正确的数据。,设: 消息长 m 比特，差错编码后附加 r 比特冗余 信息，实际传输为 nmr 比特的码字， 则: 有效码字数为 2m

17、个 总码字数为 2n 个 经传输后，有效码字 无效码字:判断为出错 ! 有效码字 有效码字:不能断定 ? 要依据具体的校验方法： 奇偶校验 汉明校验 CRC循环校验,检错、纠错能力分析,校验方法,（1） 奇偶校验码 先将要发送的数据块分组，且在每一组的数据码元后面附加一个冗余位，使得该组连冗余位在内的码字中“1”的个数为偶数（偶校验）或奇数（奇校验）。在接收端按同样的规则检查，如发现不符，就说明传输有误。 奇偶校验码在实际使用时可分为： 垂直奇偶校验码 水平奇偶校验码 水平垂直奇偶校验码,水平奇偶校验码 （偶校验）,发送时按列的次序进行，因此能发现长度n（每列长度）的单个突发错。,设一个字符对

18、应的ASCII码为C7C6C5C4C3C2C1，校验位为C8在下面的例子中，假定采用偶校验。,检错能力：可检出某列(一字符)的所有奇数个错,即检出 率仅50%,垂直奇偶校验码 （偶校验）,水平垂直奇偶校验 ,水平垂直交叉奇偶校验码 ,交叉奇偶校验示例：,0 1 1 1 0 0 0 1,信息码阵列,偶校验码,1 0 0 1 1 1 1 0,0 0 0 1 1 1 0 0,0 1 1 1 0 0 0 1,1 0 0 1 0 0 1 1,1 1 0 0 0 1 0 1,1,1,0,1,0,1,0,0,0,0,1,1,0,0,0,0 1 1 1 0 0 0 1,信息码阵列,偶校验码,1 0 0 1 1

19、 1 1 0,0 0 0 1 1 1 0 0,0 1 1 1 0 0 0 1,1 0 0 1 0 0 1 1,1 1 0 0 0 1 0 1,1,1,0,1,0,1,0,0,0,0,1,1,0,0,0,0,交叉奇偶校验示例：,0 1 1 1 0 0 0 1,信息码阵列,偶校验码,1 0 0 1 1 1 1 0,0 0 0 1 1 1 0 0,0 1 1 1 0 0 0 1,1 0 0 1 0 0 1 1,1 1 0 0 0 1 0 1,1,1,0,1,0,1,0,0,0,0,1,1,0,0,0,1,1,交叉奇偶校验示例：,0 1 1 1 0 0 0 1,信息码阵列,偶校验码,1 0 0 1 1

20、 1 1 0,0 0 0 1 1 1 0 0,0 1 1 1 0 0 0 1,1 0 0 1 0 0 1 1,1 1 0 0 0 1 0 1,1,1,0,1,0,1,0,0,0,0,1,1,0,0,0,1,1,交叉奇偶校验示例：,小结,水平或垂直校验： 只有检错，无纠错能力； 而且只能发现奇数个错误发生时的错误 交叉校验的检错能力： 可检出某行、某列的所有奇数个错； 能发现大部分偶数个错；,交叉校验的纠错能力 可以纠正不能同时满足行、列校验关系的一位错 不能检出某些互相补偿的偶数个错,原理 发送端在 k 比特信息上附加 r 比特冗余信息（即校验比特），构成 n=k+r 比特的码字，且满足条件：

21、2rn+1,即 2rk+r+1。其中，每个校验比特和某几个特定的信息比特构成偶校验的关系。 接收端对这 r 个奇偶关系进行校验： 每个关系中的各比特求和(异或)，得校正因子,r个校正因子都应为0，若不全为0，则根据校正因子的不同取值，可以知道错误发生在码字的哪一个位置上。,汉明码（Hamming）,汉明码（续）,以七位ASCII码为例进行说明，如A 的ASCII码为1000001，在该字符的编码中加入若干冗余位，把它们分别插入到位序号数为2n（n=0，1，2，）的地方，形成 C1C2D3C4D5D6D7C8D9D10D11 其中，C1、C2、C4、C8 为插入的校验比特，D3D5D6D7D9D

22、10D11 为原来ASCII码的信息比特。,校验位的确定：凡是2k（k=0,1,2.）的位置,如果把各信息比特的下标写成 2 的幂次之和，即下标3=1+2，5=1+4，6=2+4，7=1+2+4，9=1+8，10=2+8，11=1+2+8，这表示：信息比特 D3 要参与校验比特 C1、C2 的生成、信息比特 D5 要参与校验比特 C1、C4 的生成，,等等。 则各校验比特由下式决定： C1 = D3 D5 D7 D9 D11 C2 = D3 D6 D7 D10 D11 C4 = D5 D6 D7 C8 = D9 D10 D11,校验值的确定：按参与的位置进行异或运算,发送序列： C1C2D3C

23、4D5D6D7C8D9D10D11,接收端生成四个校正因子P1 P8，对以上偶校验关系进行验证： P1 = C1 D3 D5 D7 D9 D11 P2 = C2 D3 D6 D7 D10 D11 P4 = C4 D5 D6 D7 P8 = C8 D9 D10 D11 若 P1 P2 P4 P8 0， 则无错； 若 P1 P8 不全为 0, 则有错. 错误位置在 P P8 P4 P2 P1 处， 纠错方法：将该位置处比特取反，即得到正确数据.,校验因子的确定：接收端生成校验因子,汉明码校验步骤,确定校验位 计算校验值 生成发送序列 接收端生成校验因子（倒序生成） 校验正误 修正序列,例 A的 A

24、SCII 码为1000001, 由于汉明码为 C1C2D3C4D5D6D7C8D9D10D11的形式， 即此处 D3=D11=1, D5=D6=D7=D9 =D10=0， 则由 C1 = D3+D5+D7+D9+D11， C2 = D3+D6+D7+D10+D11， C4 = D5+D6+D7， C8 = D9+D10+D11 得：C1=0，C2=0，C4=0，C8=1 发送端形成的汉明码为 00100001001 若接收方接收错误，收到：00100001011 (D10错误) 则检/纠错过程如下：计算校正因子P1、P2、P4、P8， 得： P1=0，P2=1，P4=0，P8=1 P2= P8

25、= 1 检测有错， 错误位置在 P1010 处即D10，将D10取反即可.,汉明码纠错过程举例 + 代表异或运算,字符 ASCII 汉 明 码 H 1001000 00110010000 a 1100001 00111001001 m 1101101 01101010101 i 1101001 11101011001 n 1101110 01101010110 g 1100111 11111001111 c 1100011 01111000011 o 1101111 00101011111 d 1100100 11111001100 e 1100101 10111000101,位传输的次序(按

26、列传),例 用汉明码检/纠单个小于等于10位的突发性错 ,例4.4,求 0101 按 “偶校验” 配置的汉明码,解：, n = 4,根据 2k n + k + 1,得 k = 3,汉明码排序如下:,C1 C2 C4,0, 0101 的汉明码为 0100101,4.2,1,0,按配偶原则配置 0011 的汉明码,C1 C2 C4,1 0 0,解：, n = 4 根据 2k n + k + 1,取 k = 3,C1= 3 5 7 = 1, 0011 的汉明码为 1000011,练习1,4.2,无错,有错,有错,P4P2P1 = 110,第 6 位出错，可纠正为 0100101， 故要求传送的信息为

27、 0101。,纠错过程如下,例4.5,解：,4.2,练习2, P4 P2 P1 = 100,第 4 位错，可不纠,配奇的汉明码为 0101011,4.2,原理: 将位串看成系数为 0 或 1 的多项式。 如位串1 0 1 0 0 1 1 1 即对应于多项式： x7 + x5 + x2 + x + 1 = 1*x7 + 0*x6 + 1*x5 + 0*x4 + 0*x3 + 1*x2 + 1*x + 1* x0 收发双方约定一个生成多项式 G(x)（其最高阶和最低 阶系数必须为1），发送方用位串及 G(x)进行某种运算得 到校验和，并在帧的末尾加上校验和，使带校验和的帧 的多项式能被 G(x)

28、整除; 接收方收到后，用 G(x) 除多项 式，若有余数，则传输有错。,3 循环冗余码(Cyclic Redundancy Check，CRC),问题： 发送方用位串及 G(x)进行何种运算得到的校验和，可使带校验和的帧的多项式能被 G(x) 整除？ 模2运算特点： 模2除: 被除数高位为1即可相除, 商为1 模2加、模2减：等于按位加(异或)运算 (模2加、模2减、模2除可用异或等硬件电路实现）,循环冗余码（续）,循环冗余码(续）,CRC 校验和计算法 若生成多项式 G(x) 为 r 阶(即r1位位串)，原帧为 m 位， 其多项式为 M(x)，则在原帧后面添加 r 个 0， 帧成为 m+r

29、位，相应多项式成为 xr M(x) 按模2除法用 G(x)对应的位串去除对应于 xr M(x) 的 位串, 得余数 R(x) 按模2减法(即模2加)从对应于 xr M(x) 的位串中减去(加 上)余数 R(x),结果即传送的带校验和的帧多项式T(x) T(x) = xr M(x) + R(x),发送方生成 CRC 校验码,接收方进行 CRC 校验,CRC-8 : x8+x2+x+1 CRC-10 : x10+x9+x5+x4+x2+1 CRC-12 ： x12+x11+x3+x2 +x+1 CRC-16 ： x16+x15+x2+1 CRC-CCITT ：x16+x12+x5+1 CRC-32

30、 ： x32+x26+x23+x22+x16+x12+ x11+ +x10+x8+x7+ x5+ x4+ x2+x+1,一些生成多项式 G(X) 的国际标准,CRC 码的检错率,检错率： 可检测出几乎所有错误，若出现差错的码多项式仍能被 G(X) 整除时，错误就检测不出来，但发生这种情况的概率是非常小的。一般除数采用13，17和33位。 用16比特生成多项式CRC-16或CRC-CCITT时，可检测出： 所有的单个错 所有的两个错 所有的奇数个错 所有突发长度 16 的突发错 17 比特突发错的 99.997% 18 比特或更长突发错的 99.998%,七、提高访存速度的措施,采用高速器件,调

31、整主存结构,采用层次结构 Cache 主存,1. 单体多字系统,增加存储器的带宽，提高吞吐量,4.2,前提：指令、数据连续存放 如遇跳转或不连续则不适合,调整主存结构,2. 多体并行系统,(1) 高位交叉,4.2,顺序编址,相对于体号,各存储体有独立的数据、地址寄存器； 地址译码器和读写控制电路,每个体并行工作 适合于不同的请求源同时访问不同的存储体,4.2,体号,(1) 高位交叉,4.2,(2) 低位交叉,每个体轮流编址,4.2,体号,(2) 低位交叉,各体轮流编址，并行工作 适合于同时读取连续多条指令或需跳转的指令,低位交叉的特点,在不改变存取周期的前提下，增加存储器的带宽,4.2,启动存

32、储体 0,启动存储体 1,启动存储体 2,启动存储体 3,4.2,设四体低位交叉存储器，存取周期为T，总线传输周期为，为实现流水线方式存取，应满足 T 4。,连续读取 4 个字所需的时间为 T(4 1) 课本P106 例4.6,(3) 存储器控制部件（简称存控）,易发生代码 丢失的请求源，优先级 最高,如 外设,严重影响 CPU 工作的请求源， 给予 次高 优先级 写读 取数取指,4.2,合理安排各部件的访问顺序、 控制读写操作,4.2,3.高性能存储芯片（提速）,(1) SDRAM (同步 DRAM) 现用DDR,在系统时钟的控制下进行读出和写入 CPU 无须等待,(2) RDRAM,由 R

33、ambus 开发，主要解决 存储器带宽 问题,(3) 带 Cache 的 DRAM,在 DRAM 的芯片内 集成 了一个由 SRAM 组成的 Cache ，有利于 猝发式读取,4.3 高速缓冲存储器,一、概述,1. 问题的提出： 3方面原因,访问内存，外设优先级CPU; 避免 CPU “空等” 现象,程序访问的局部性原理,2. Cache 的工作原理,(1) 主存和缓存的编址,主存和缓存按块存储 块的大小相同,B 为块长,4.3,(2) 命中与未命中,M C,主存块 调入 缓存,主存块与缓存块 建立 了对应关系,用 标记记录 与某缓存块建立了对应关系的 主存块号,主存块与缓存块 未建立 对应关

34、系,主存块 未调入 缓存,4.3,(3) Cache 的命中率,CPU 欲访问的信息在 Cache 中的 比率-h,4.3,Nc ：访问 Cache 的时间 Nm ：访问 主存 的时间,设 Cache 命中率 为 h，访问 Cache 的时间为 tc ， 访问 主存 的时间为 tm,Cache 的平均访问时间ta,ta= h* tc +（1-h）* tm,(4) Cache 主存系统的效率,效率 e 与 命中率 有关,设 Cache 命中率 为 h，访问 Cache 的时间为 tc ， 访问 主存 的时间为 tm,4.3,课本P111 例题4.7,3. Cache 的基本结构,4.3,Cache 替换机构,Cache 存储体,主存Cache 地址映射 变换机构,由CPU完成,4. Cache 的 读写 操作,读,4.3,Cache 和主存的一致性,4.3,写直达法（Write t