开发软件MAX+PLUSⅡ.ppt

1、第3章 开发软件MAX+PLUS,3.1 MAX+PLUS概述 3.2 MAX+PLUS基本操作 3.3 MAX+PLUS设计输入方法 3.4 MAX+PLUS的设计处理过程 习题,教材与参考书：基础篇,EDA技术实用教程(第二版）（教材） 潘松 黄继业 科学出版社 2005-2 VHDL硬件描述语言与数字逻设计 侯伯亨西安电子科技大学出版社 2001-04 FPGA设计及应用 褚振勇 翁木云 西安电子科技大学出版社 2002-7,教材与参考书：提高和应用篇,FPGA数字电子系统设计与开发实例导航： 求是科技 人民邮电出版社 2005-6 基于CPLD/FPGA数字通信系统建模与设计 段吉海

2、黄智伟 电子工业出版社 2004-8 挑战SOC基于NIOS的SOPC设计与实践 彭澄廉 周博等 清华大学出版社 2004-7,EDA学习网站和论坛（一）,EDA 门户网站 二巨头 www.PLD 一个国内最好的EDA门户网站，包括ALTERA公司、XILINX公司等分类论坛，也有大量技术文章，人气极旺的论坛。 人气可和前者比肩，该网站还有一个“先锋工作室”，出版了很多EDA专业书籍,EDA学习网站和论坛（二）,ALTERA和XILINX公司的官方网站 http:/www.xilinx- 有关软件使用，芯片手册，应用笔记， 设计实例等应有尽有。,3.1 MAX+PLUS概述,1 MAX+PLU

3、S特点： 可在多种平台下运行 提供了通用的设计环境 可与其它EDA设计工具连接 有丰富的库单元 多种输入方式 强大的编译功能和校验功能,2 MAX+PLUS界面,3.2 MAX+PLUS基本操作,1 MAX+PLUS的安装,MAX+PLUS第一次运行,3 常用菜单简介 主菜单随所选功能的不同而不同。,MAX+PLUS菜单,文件菜单,模板菜单,指定菜单,选择菜单,设计文件的基本操作工具按钮,打开设计文件,新建设计文件,对指定对象获得在线帮助,项目文件的处理操作工具按钮,设计层次显示,打开平面布置编辑器,打开定时分析器,打开 仿真器,打开编程器下载窗口,指定项目文件名,将当前文件指定为项目文件,打

4、开项目顶层文件,打开 编译器,存盘并 检查,存盘并编译当前项目文件,存盘并仿真当前项目文件,查找字符,查找并替换,查找节点,查找元件符号,项目的存盘及查找操作工具按钮,绘图工具按钮,画圆弧,画圆,放大 缩小,与窗口大小适配,画直线,打开橡皮筋连线功能,画正交线,文本编辑,关闭橡皮筋 连线功能,连接点断/通,绘制波形图工具按钮,选择工具,文本编辑,选中某段波形，并赋值,与窗口大小适配,赋低电平,赋X不定值,赋高电平,赋相反值,赋Z高阻,为周期信号赋值,为某段总线赋值,为时钟信号赋值,为状态机赋值,放大 缩小,4 MAX+PLUS的设计流程 设计输入 设计检查 设计编译 时序/功能仿真 定时分析

5、器件编程,MXA+PLUS II 信息处理器和 层次显示,MXA+PLUS II基本组成,MAX+plusII设计流程,图形或HDL 编辑器,编译网表提取、数据库建立、逻辑综合、逻辑分割、适配,延时网表提取、编程文件汇编,编 程 器,设 计 输 入,综合或 编 辑,适 配 器 件,下 载,仿 真,系统投产,设计说明书,编译设计文件,功能验证,定时验证,器件编程,系统内验证,设计输入,3.3 MAX+PLUS的设计输入方法,设计输入文件,1 图形输入 建立设计项目 建立图形输入文件(文件扩展名是 .gdf) 编辑原理图 调入元件符号 放置元件 连线 放置节点标号 放置输入/输出引脚 保存文件并检

6、查错误（集成编译器的网表提取器，检查文件错误） 建立默认符号及包含文件（供层次化设计使用）,生成一个新图形文件,1. 在 File 菜单中 选择 New,2. 选择 Graphic Editor File 然后按下OK按钮, 将会出现一个无标题的图形编辑窗口,如下页所示,生成一个图形设计文件,图形编辑器窗口,工作区域,最大化按钮,文本工具,对角线工具,圆形工具,缩小按钮,放大按钮,关闭橡皮筋连接功能,选择工具,正交线工具,与窗口适配,弧形工具,打开橡皮筋连接功能,连接点接/断,生成一个图形设计文件,现有的元件库,Altera提供的基本库Prim 基本的逻辑构成模块，输入输出引脚 宏功能(Mac

7、rofunction )库mf 7400 系列逻辑,mega_lpm可调参数库，包含了 参数化模块库（ LPM）、兆功能（ Megafunctions）库和 MegaCores库 参数化模块库（ LPM） 高层构造模块 兆功能（Megafunction） 是高层功能模块 如：总线复用器、双端口RAM 、fifo和并行加法器等 MegaCores库是IP模块库，用户可以在购买之前试用 通用异步收发信机（UART）、快速傅里叶变换（FFT）等,使用参数化模块和兆功能（Megafunctions）,选择端口 设置参数,输入 Altera 图元,选择工具按钮有效时，在图形编辑器窗口的空白处单击鼠标左键

8、以确定输入位置，然后选择Enter Symbol，或双击鼠标左键。 将出现一个Enter Symbol 对话框，在symbol Libraries框中 选择 “.maxplus2max2libprim” 。 所有的Altera 图元以列表方式显示出来，选择您想输入的图元，然后选择 OK。,将输入文件中的符号名称。,双击一个符号库，在Symbol Files 对话框中将出现它的所有符号,显示当前路径下的所有符号,生成一个图形设计文件,输入 74 系列的符号,MAX+PLUS II 为实现不同的逻辑功能提供了许多符号，如：图元符号 ,兆功能符号和宏功能符号。在图形编辑器文件中可直接使用以上符号。7

9、4 系列符号的输入方法和上页图元输入的方法相同。 当 Enter Symbol 对话框出现后，在symbol Libraries 对话框中选择 “.maxplus2max2libmf”路径。 在 Symbol Files 对话框中，选择您需要的 74 系列符号。,生成一个图形设计文件,输入 LPM 符号,lpm (library parameterized megafunction) 符号的输入方法与先前符号的输入方法相同。 在 Enter Symbol 对话框出现后，在 symbol Libraries 框中选择 “.maxplus2max2libmega_lpm” 路径。 在 Symbol

10、 Files 框中选择您需要的 lpm 符号。 双击参数框 (位于符号的右上角)，输入您需要的 lpm 的参数。在Port Status 框中选择 Unused ，可将您不需要的信号去掉。,生成一个图形设计文件,连线,如果需要连接两个端口，将您的鼠标移到其中一个端口，则鼠标自动变为 +形状。 一直按住鼠标的左键并将鼠标拖到第二个端口。 放开左键 ，则一条连接线被画好了。 如果您需要删除一根连接线，单击这根连接线并按 Del 键。,生成一个图形设计文件,单根导线 只有一个比特 总线 多个bit 信号名称 名称相同的点自动连到一起 附加到信号上面,为管脚和节点命名,在管脚上的PIN_NAME处双击

11、鼠标左键，然后输入名字。 选中需命名的线，然后输入名字。 对 n 位宽的总线 A 命名时，您可以采用 An-1.0 形式，其中单个信号用 A0, A1, A2, ., An 形式 。,生成一个图形设计文件,图形编辑器选项设置,字体和字号 控制输入文本的形式 线型 选择单根导线或者总线 显示指定内容 打开或者关闭显示功能 导线控制 控制格线设置 橡皮筋功能 决定信号线是否随符号移动,例1：三到八译码器,生成一个图形设计文件,例2: 4-bit 计数器,输入符号,总线,节点名称,74163 符号,输出符号,连接点,输入管脚名,输出管脚名,总线名称,建立一个图形设计文件,保存您的文件,如需要保存文件

12、，选择 File 菜单中的 Save As 项. 将出现Save As对话框，如下图所示 ： 在 File Name 对话框内输入设计文件名，然后选择 OK 即可保存文件。,指定具体的设计文件名,显示当前文件类型的缺省(Default)扩展名。您可从下拉列表中选择不同的扩展名。,生成一个图形设计文件,指定项目名称,MAX+PLUS II中， 在 编译一个项目前，必须确定一个设计文件作为您的当前项目。请按下列步骤确定项目名： 1. 在 File 菜单中选择 Project Name项，将出现Project Name 对话框： 2. 在 Files 框内，选择您的设计文件。 3. 选择 OK 。

13、MAX+PLUS II的标题条将显示新的项目名字,当前项目,显示当前路径下的全部设计文件和编程文件。,生成一个图形设计文件,显示当前项目名,显示当前路径,显示所有子目录.,显示所有本地和网络驱动器,创建符号文件和嵌入文件,File /Create Default Symbol创建符号供上层原理图调用 File /Create Default Include File创建嵌入文件作为 AHDL的函数原型,符号编辑器,可以使用符号编辑器修改模块/元件符号 File /Edit Symbol,添加用户自己的库,访问用户创建的库 添加用户库路径 设置优先级,以1位全加器设计为例讲述MAX+PLUS I

14、I 图形输入方式设计流程,MAX+PLUS II 图形输入方式,半 加 器,只求本位和，不考虑低位的进位。实现半加操作的电路叫做半加器。,C=AB,A、B为两个加数,C为向高位的进位,S为半加和,被加数、加数以及低位的进位三者相加称为“全加”，实现全加操作的电路叫做全加器。,Ci-1：来自低位的进位,Ci：向高位的进位,全 加 器,基本设计步骤,步骤1：为本项工程设计建立文件夹,注意： 文件夹名不能用中文，且不可带空格。,文件夹名取为adder 注意，文件夹名不可用中文,为设计全加器 新建一个文件夹作工作库,步骤1：为本项工程设计建立文件夹,步骤2：打开MAX+PLUS II，输入设计项目和存

15、盘,进入MAX+plusII，建立一个新的设计文件,使用原理图输入方法设计 必须选择打开原理图编辑器,新建一个设计文件,图形编辑器窗口简介,元件输入对话框,首先在这里用鼠标右键产生此窗，并 选择“Enter Symbol”输入一个元件,也可在这里输入 元件名，如2输 入与门AND2， 输出引脚： OUTPUT,然后用鼠标双 击这基本硬件库,这是基本硬件库 中的各种逻辑元件,将所需元件全部调入原理图编辑窗口,连接好的原理图,输出引脚 OUTPUT,输入引脚 INPUT,将他们连接 成半加器,连接好原理图并存盘,首先点击这里,文件名取为：h_adder.gdf,注意：要存在自己建立的 文件夹中,再

16、点击这里,注意选择存储位置,步骤3：将设计项目设置成工程文件(PROJECT),将当前设计文件设置成工程文件,首先点击这里,然后选择此项， 将当前的原理图 设计文件设置成工程,最后注意此路 径指向的改变,注意：此路径指 向当前的工程,步骤4：选择目标器件并编译,选择最后实现本项设计的目标器件,首先选择这里,首先消去这里的勾， 以便使所有速度级别 的器件都能显示出来,如选目标器件型号为 EPM7128SLC84-15,器件系列选择窗 选择MAX7000S系列,对工程文件进行编译、综合和适配等操作,选择编译器,编译窗口,完成编译,步骤5：时序仿真,(1) 建立波形文件,首先选择（FileNew）

17、为仿真测试新建一个文件,选择波形 编辑器文件,(2) 输入信号节点,从SNF文件中输入设计文件的信号节点,从SNF文件中输入设计 文件的信号节点,点击“LIST”,SNF文件中 的信号节点,列出并选择需要观察的信号节点,用此键选择左窗 中需要的信号 进入右窗,最后点击“OK”,(2) 输入信号节点,图4-9 列出并选择需要观察的信号节点,(3) 设置波形参量,在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾),消去这里的勾，以便 方便设置输入电平,(4) 设定仿真时间,选择END TIME 调整仿真时间区域,选择60微秒 比较合适,(5) 加上输入信号,为输入信号设定

18、必要的测试电平或数据,(6) 波形文件存盘,保存仿真波形文件,用此键改变仿真 区域坐标到合适位置,点击1，使拖黑 的电平为高电平,文件名和图形文件名相同 存储路径也相同,(7) 运行仿真器,选择仿真器,运行仿真器,(8) 观察分析半加器仿真波形,半加器h_adder.gdf的仿真波形,为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器,选择时序分析器,输入输出 时间延迟,(9)打开延时时序分析窗,(10) 包装元件入库,选择菜单“File”“Open”，在“Open”对话框中选择原理图编辑文件选项“Graphic Editor Files”，然后选择h_adder.gdf，重新打开半

19、加器设计文件，然后选择如图中“File”菜单的“Create Default Symbol”项，将当前文件变成了一个包装好的单一元件(Symbol)，并被放置在工程路径指定的目录中以备后用。,步骤6：管脚分配,单击此项,单击后出现下图,步骤6：管脚分配,步骤6：管脚分配,选择此项,单击Layout选项，选择Device View选项可观察MAX+PLUS II的默认管脚分配情况,步骤6：管脚分配,选择此项,选择后，即可进入手动分配引脚状态,步骤6：管脚分配,利用鼠标左键选定引脚,鼠标左键选定要分配的管脚，拖动鼠标到要放置的位置，松开鼠标左键，即可完成一个引脚的手动分配，依次放置所有引脚，即可完

20、成引脚的手动分配。,再编译一次， 将引脚信息编译进去,选择编程器， 准备将设计 好的半加器 文件下载到 器件中去,编程窗口,步骤7：编程下载,(1) 下载方式设定。,设置编程下载方式,在编程窗打开 的情况下选择 下载方式设置,选择此项下 载方式,步骤7：编程下载,(1) 下载方式设定。,图4-18 设置编程下载方式,(2) 下载,向CPLD/FPGA器件中下载配置文件,下载（配置） 成功,为全加器的设计另建一原理图编辑窗,步骤8：设计顶层文件,打开原理 图编辑窗,设计全加器原理图,设计全加器原理图,存盘！,将当前文件设置 成工程文件！,编译/综合前选定适配元件,选择适配器件,选择器件系列,再选

21、择适当的器件， 以下假设所选的器件是EPM7128SLC84,编译！,仿真测试全加器的逻辑功能,建立波形 仿真文件,输入测试信号,选择波形编辑器,输入测试信号,全加器端口信号,按此键,设置输入信号电平，启动仿真器,启动仿真器,时序仿真,逻辑测 试正确,编译后，进行引脚锁定,对选定器件1287128S后，按START，先编译一次,对然后进行引脚锁定,锁定器件引脚,逐一输入各信号引脚号,按此键，确定引脚号,双击此标号 观察适配报告,引脚锁定后，进行编译、综合和适配,双击此标号 启动编程器,适配报告,用去两个逻 辑宏单元,启动编程器并设置下载模式,接着设置 编程方式,编程窗口被打开,选Bytebla

22、ster,按动此键，即可下载,其它设计输入方法,文本输入： 通过 Altera 的硬件描述语言 (AHDL)创建文本设计文件(.tdf)。 使用VHDL 语言创建创建文本设计文件(.vhd)。 使用Verilog HDL 语言创建文本设计文件(.v)。 波形输入： 通过波形编辑器，创建波形设计文件 (.wdf)进行设计输入。,2 文本输入,使用MAX+PLUS II中提供的模板 文本编辑器有一个模板可以帮助书写VHDL源程序，只要将光标放在需要加入模板的地方，打开模板对话框选择摸板内容就可以了。,打开MAX+PLUS II，输入设计项目和存盘,进入MAX+plusII，建立一个新的设计文件,新建一个设计文件,使用文本输入方法设计 必须选择打开文本编辑器,2 设计流程归纳,MAX+plusII一般设计流程,Assign/ Device,File/Project/ Save EP20K200E Stratix系列， Stratix II系列 Cyclone系列， Cyclone II系列 CPLD： MAX7000/S/A/B系列：EPM7128S MAX9000/A系列