分频器设计——50MHZ(含verilog程序)_第1页
分频器设计——50MHZ(含verilog程序)_第2页
分频器设计——50MHZ(含verilog程序)_第3页
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文档简介

分频器设计一、实验目的1、熟悉分频器的原理；2、掌握采用Verilog HDL语言设计分频器的方法；3、进一步学习利用VerilogHDL语言进行层次设计的方法。二、实验内容1、采用Verilog语言设计一个十分频器，记录Verilog程序；2、对十分频器进行功能仿真，观察仿真波形；3、仿真没有问题后，将分频比改为，实现一个50M分频器。利用此分频器和开发板上的50MHz时钟信号，得到1Hz的秒脉冲信号，完成如图1-2.28所示的秒计数器。程序设计如下：module fenp(clk_out,clk_in,reset);output clk_out;input clk_in;input reset;reg 1:0 cnt;reg clk_out;always(posedge clk_in or posedge reset)begin if(reset) begincnt=0;clk_out=0;endelse beginif(cnt=)begin clk_out=!clk_out;cnt=0;endelsecnt=cnt+1;endendendmodule 本程序经验证

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