CPU核心器件课程设计

1 心器件 课程设计 第一章 课程设计 的 进一步了解 了解译码器、编码器、比较器、数据选择器、三态缓冲器、触发器、寄存器等的作用和构造方法 了解组合逻辑电路和时序逻辑电路 了解时序发生器和启停电路 了解 序状态字、地址寄存器、数据缓冲寄存器、指令寄存器、指令译码器、累加器等核心器件的作用和构造方法 备与器材 设备： 、 器材：三八译码器 74优先权的数据编码器 74光条带： 波器： 字时钟信号源： 位 74型触发器： 74输入端与门： 2 双输入端与非门： 门： 输入端与非门： 辑状态端子，发光二极管，七段数码管等 3 第二章 设计内容和方案 计内容 。 实验部分： 实现前述 实现基本时序电路和启停逻辑电路 计方案 利用 件搭建电路，模仿老师的项目案例完成电路图的设计，完善电路图，增加一些自己的认为可行的修改，并验证修改的可行性，利用构建的电路图结合课本上的理论知识完成电路搭建。 4 第三章 课程设计相关原理简述 1. 3： 8 译码器 74能演示 74 当一个选通端（ 高电平，另两个选通端（ (/和 (/为低电平时，可将地址端（ 2）的 二进制编码 在 应的输出端以低电平译出。 比如 ： 10 时，则 出端输出低 电平信号 。 利用 级联扩展成 24 线 译码器 ；若外接一个 反相器 还可级联扩展成 32 线 译码器 。 若将选通端中的一个作为数据输入端时， 74可作 数据 分配器 。 可用在 8086 的 译码 电路中， 扩展内存 。 真值表： 5 输入 输出 2 0 / H H H H H H H H H H H H H H H H H H L H H H H H H H H H L L L L L L H H H H H H H H L L L L H H L H H H H H H H L L L H L H H L H H H H H H L L L H H H H H L H H H H H L L H L L H H H H L H H H H L L H L H H H H H H L H H H L L H H L H H H H H H L H H L L H H H H H H H H H H L 2. 带优先权的数据编码器 746 有些单片机控制系统和数字电路中，无法对几个按钮的同时响应做出反映，如电梯控制系统在这种情况下就出出现错误，这是绝对不允许的于是就出现了 74先编码器，先说一下他的基本原理 过在设计优先编码器时已经将所有的输入信号按优先顺序排了队，当几个输入信号同时出现时，只对其中优先权最高的一个进行编码。 输入 输出 0 2 4 6 2 0 O 1 x x x x x x x x 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 x x x x x x x 0 0 0 0 0 1 0 x x x x x x 0 1 0 0 1 1 0 0 x x x x x 0 1 1 0 1 0 1 0 0 x x x x 0 1 1 1 0 1 1 1 0 0 x x x 0 1 1 1 1 1 0 0 1 0 0 x x 0 1 1 1 1 1 1 0 1 1 0 0 x 0 1 1 1 1 1 1 1 1 0 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 3. 数据比较器 74数字电路中，经常需要对两个位数相同的二进制数进行比较，以判断它们的相对大小或者是否相等，用来实现这一功能的逻辑电路就成为数值比较器。 7 集成数值比较器 74位数值比较器，其功能如下： 从功能表可以看出，该比较器的比较原理和两位比较器的比较原理相同。两个 4 位数的比较是从 A 的最高位 B 的最高位 行比较，如果它们不相等，则该位的比较结果可以作为两数的比较结果。若最高位 3，则再比较次高位 类推。显然，如果两数相等，那么，比较步骤必须 进行到最低位才能得到结果。 真值表中的输入变量包括 A 与 B 的比较结果。其中 是另外两个低位数， 、 、 端连接。 当位数较多且要满足一定的速度要求时，可以采取并联方式。 9 4. 数据选择器 74据选择器的定义及功能： 数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器。它的作用相当于多个输入的单刀多掷开关，其示意图如下所示。 下面以 4 选 1数据选择器为例，说明工作原理及基本功能。其逻辑图为： 功能表为： 为了对个数据源进行选择，使用两位地址码 生个地址信号。由 于 00、 01、 10、 11 分别控制四个与门的开闭。显然，任何时候 有一种可能的取值，所以只有一个与门打开，使对应的那一路数据通过，送达端。输入使能端是低电平有效，当时，所 有与门都被封锁，无论地址码是什么，总是等于；当时 ，封锁解除，由地址码决定哪一个与门打开。同样原理，可以构成更多输入通道的数据选择器。被选数据源越多，所需地址码的位数也越多，若地址输入端为，可选输入通道数为 2n。 数据输入信号两组： 4， 4 被选择的 A 组或 B 组信号将在 Y 端输出 控制信号 输出端 4 可以输出 控制信号 A#/B：高电平选 B 组数据，低电平选 A 组数据 段数码管 据显示和二进制的关系 410 74低电平有效。正常工作时， 即控制输入端为低电平，输出端信号等于输入端信号。 三态门特性：对输入编码在输出端除了 0、 1 两种有效状态外，还有第三种状态：高阻 /三态，既不是1，也不是 0。 控制信号无效时输出端信号即高阻，控制信号有效时输出端信号是输入信号的反映 三态门：可用于控制器件输出时机、连接总线等。 6. 程序计数器 744数器电路中由两个与非门构成单脉冲发生器， 74数器对其产生的脉冲进行计数，计数结果送入字符译码器并驱动七段数码管，是数码管显示单脉冲发生器产生了多少个脉冲信号。 程序计数器特性： 可进行一般的计数操作 可重新装入指定的计数初值 11 可控制计数脉冲时钟信号 7. D 型触发器 74 型触发器特性： D 端输入数据， 发时钟信号， Q 和 Q#输出已保存信息 复位端 R#、设置端 S#作用 示波器可调频率、波幅等，如果看完，记得按停止仿真，而不是简单的关闭示波器窗口 数字时钟 调频率 12 8. 8 位 D 型触发器 74 寄存器 74一种带清除功能的 8D 触发器， 1D 8D 为数据输入端， 1Q 8Q 为数据输出端，正脉冲触发，低电平清除，常用作数据锁存 器 ,地址锁存器。 入； 7：输出； 第一脚 清除端，低电平触发，即当为低电平时，芯片被清除，输出全为 0（低电平）； 触发端，上升沿触发，即当 低到高电平时， 7 的数据通过芯片，为 0 时将数据锁存， 7 的数据不变。 13 9. 双四位三态缓冲器 744八单线驱动器。（反码，三态输出）这种八缓冲器和线驱动器是为提高三态输出存储地址驱动器，时钟驱动器和总线定向接收器和发射器的性能可和集成度而特意设计。设计者可按需要将原码，反码输出。对称 /G(有效低电平输出控制） 14 10. 8 位双向缓冲器 744用来驱动 者其他的设备，它是 8 路同相三态双向总线收发器，可双向传输数据。74具有双向三态功能，既可以输出，也可以输入数据。 工作原理： 当片选端 /电平有效时， 0”，信号由 B 向 A 传输 ;（接收） 1”，信号由 A 向 B 传输；（发送） 当 高电平时， A、 B 均为高阻态。 双向缓冲器的一般应用： 数据总线 总线的引入、命名 器件连接总线时的接入与命名 15 11. 时序发生器 原理电路 时序发生器是 息时间”的东西，使计算机可以准确、迅速、有条不紊地工作。机器一旦被启动，即 作控制器 就利用定时脉冲的顺序和不同的脉冲间隔，有条理、有节奏地指挥机器的动作，规定在这个脉冲到来时做什么，在那个脉冲到来时又做什么，给计算机 各部分提供工作所需的 时间标志。为此，需要采用多级时序体制。 16 第 四 章 设计实现 本接线图 17 18 19 20 21 22 到的问题及解决 波器总是有问题，没法显示 序计数器、程序状态字、地址寄存器、数据缓冲寄存器、指令寄存器、指令译码器、累加器等核心器件的作用和构造方法知识不全，概念模糊，通过上网查询巩固了下概念。 要讨论的其它问题 时序发生器中的电路图连接完好，但不会对示波器数据进行具体的分析。 23 第 五 章 设计验证 证步骤及结果（数据分析与结论） (1)4 (2) 验证 74 从功能表的验证中可以看出，该比较器的比较原理和两位比较器的比较原理相同。两个 4位数的比较是从 3和 3进行比较，如果它们不相等，则该位的比较结果可以作为两数的比较结果。若最高位 3，则再比较次高位 2，余类推。显然，如果两数相等，那么，比较步骤必须进行到最低位才能得到结果。 1 6 4 2 0 0 X X X X X 1 1 1 1 1 1 1 1 X 1 X X X X 1 1 1 1 1 1 1 1 X X 1 X X X 1 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 0 24 (3) 验证 74 同此测试出 74(4) 验证 74 25 说明：在输入 A（ 0011）与 B（ 0010）后，按动选择器的选择按钮，通过数码管判断输出的数字。 （ 5） 验证 4 =D 通过表中的输入输出验证出该触发器的基本