硕士论文-嵌入式SRAM内建自测试设计.pdf

西安电子科技大学 硕士学位论文 嵌入式sram内建自测试设计 姓名：程沁 申请学位级别：硕士 专业：微电子学与固体电子学 指导教师：张玉明 20080101 摘要 摘要 随着深亚微米级工艺技术的发展，芯片中嵌入式s r a m 越来越多，对嵌入式 s r a m 的测试已经成为一个重要的研究课题。但由于存储器嵌入在芯片中，并非 所有的引脚都被连到芯片引脚上，故传统的测试方案不能有效支持测试，因此有 必要提供一种专门而有效的解决方案，而内建自测试( b i s t ) 贝u 成为当前针对嵌入 式存储器测试的一种经济有效的途径。 本文的b i s t 设计针对的是一款4 k x 8 b i t 双口s r a m 的测试芯片。论文首先 分析了s r a m 的逻辑错误，即故障模型；接着研究了相关的测试算法，采用了 m a r c hc + 和m a r c hd 2 p f 两种算法，并将m a r c hc + 扩展为字定向的算法， 这两种算法的组合使用提高了测试的故障覆盖率；在时序设计上采用了一种并行 处理的方式，理论分析表明这种方式在减少测试时间方面是有效的，从而实现了 全速设计；在电路设计上基于v e r i l o g 语言实现了b i s t 各模块的r t l 设计，并在 传统b i s t 模块基础上增加了内建自测试( b i s a ) 模块，将故障信息以串口形式 输出，有效降低了芯片调试的难度；最后利用f p g a 平台实现了b i s t 的功能和 时序验证，并通过综合、静态时序分析、自动布局布线实现了b i s t 系统的版图 设计。 关键词：嵌入式静态随机存储器内建自测试m a r c h 算法故障模型 a b s t r a c t 3 a b s t r a c t w i t ht h ed e e ps u b - m i c r o np r o c e s st e c h n o l o g yd e v e l o p m e n t ，t o d a y sc h i p sc o n t a i n m o r ee m b e d d e ds r a m e m b e d d e ds r a mt e s th a sb e c o m ea ni m p o r t a n tr e s e a r c h t o p i c h o w e v e r , a sm e m o r yi se m b e d d e d i nt h ec h i p ，n o ta l lp i n sa l ec o n n e c t e dt ot h e p i no nt h ec h i p ，t h et r a d i t i o n a lt e s t i n gp l a nc o u l dn o te f f e c t i v e l ys u p p o r tt h et e s t , a n d b u i l t - i ns e l f - t e s t ( b i s t ) f o re m b e d d e dm e m o r yb e c o m e sa ne c o n o m i ca n de f f e c t i v e w a yf o rc u r r e n t l yt e s t i n g t h i sp a p e ri sd e s i g n e df o rt h eb i s tw h i c ha i m sa tat e s t _ c h i po f4kx8 b i t d u a l p o r ts r a m i th a s f i r s ta n a l y z e ds r a ml o g i ce r r o r s ，f a u l tm o d e l ；t h e n r e s e a r c h e dt h er e l e v a n tt e s ta l g o r i t h ma n du s e dm a r c h c + a n d m a r c hd 2 p f a l g o r i t h m s ，w h i c hm a r c hc + a l g o r i t h mi se x t e n d e dt h ew o r d o r i e n t e da l g o r i t h m t h e s ec o m b i n a t i o no ft h eu s eo ft w oa l g o r i t h m si n c r e a s ef a u l tc o v e r a g e ；t h e s e q u e n t i a ld e s i g nu s e sap a r a l l e lp r o c e s s i n ga p p r o a c h , b e c a u s et h e o r e t i c a la n a l y s i s s h o w sm a tt h ea p p r o a c hc a nr e d u c et h et e s t i n gt i m ee f f e c t i v e l y ；b i s tm o d u l ed e s i g ni s u s e dr t lc o d ew h i c hb a s e do nt h ev e r i l o gl a n g u a g ea n di n c r e a s e dab u i l t i ns e l f - t e s t ( b i s a ) m o d u l ei n t h et r a d i t i o n a lb i s tm o d u l e s ，w h i c hw i l lt r a n s m i tt h ef a u l t i n f o r m a t i o nt ot h es e r i a lf o r mo fo u t p u t , t or e d u c et h ed i f f i c u l t yo fc h i pd e b u g ；f i n a l l y u s e sf p g ap l a t f o r mf o rb i s tf u n c t i o n sa n dt i m i n gv e r i f i c a t i o n ，a n dt h r o u g hd e s i g n c o m p i l e r , s t a t i ct i m i n ga n a l y s i s ，a u t o m a t i cp l a c i n ga n dr o u t i n gt o a c h i e v eab i s t s y s t e ml a y o u t k e y w o r d ：e m b e d d e ds r a mb u i l t - i ns e l f - t e s t m a r c ha l g o r i t h mf a u l tm o d e 西安电子科技大学 学位论文独创性( 或创新性) 声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说 明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保 留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内 容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后 结合学位论文研究课题再攥写的文章一律署名单位为西安电子科技大学。 本人签名：簦! 业 导师签名：叫妙币 日期趁筮上兰箜 日期上叫 第一章绪论 第一章绪论 本章为概述性质，首先介绍课题的来源及研究意义，然后介绍了可测性设计 的国内外研究情况，最后简要介绍本文所做的工作以及章节安排。 1 1 课题背景 随着半导体工艺尺寸不断缩小，i c 设计的规模越来越大，高度复杂的i c 产 品正面临着高可靠性、高质量、低成本以及更短的产品上市周期等日益严峻的挑 战。一方面随着i c 产品的复杂度的提高，r o m 、r a m 、f l a s h 在i c 产品中的比 重越来越大，由于存储器嵌入在芯片中，其并非所有的引脚都被连到芯片引脚上。 故嵌入式存储器的测试是个非常复杂的问题；另一方面，随着半导体工艺尺寸的 缩小，嵌入式存储器可能存在的缺陷类型越来越多。而传统的可测性设计和自动 产生测试向量技术既不能有效支持存储器测试，对s o c 所带来的挑战也不能提供 完整的解决方案。所以有必要对嵌入式存储器测试提供一种专门而有效的解决方 案，而内建自测试( b i s t ) 是当前针对嵌入式随机存储器测试的一种经济有效的途 径。它实质是b i s t 测试算法在芯片内部的硬件实现：“形成片上b i s t 测试结构”。 b i s t 测试有许多优点。它将测试器“移入”芯片内部，从而降低了对测试器的要求， 所以它允许进行高速测试，众所周知，测试时间是影响测试成本的主要因素之一， 减少测试时间，将有效降低芯片成本，并由此缩短产品开发时间，提高市场竞争 力。 本课题是苏州芯同科技有限公司s r a m 设计组的研发子项目，目的在于实现 嵌入式双口s r a m 内建自测试设计的新方法。 1 2 国内外研究情况 在过去的2 0 年乃至更长的时间里，可测性设计方法的研究主要集中在如何协 调测试性能与其所带来的额外代价的折衷关系上。而在整个可测性设计方法学的 发展道路上，对于额外代价的考虑也经历了几个不同的阶段，各个阶段都有其不 同的研究侧重点，由此也出现了相应的各类可测性设计方法。 在集成电路发展的早期，面积是所有产品设计的关键因素，同时由于可测性 设计方法始终是集成电路设计方法的一种补充，因此在那一时期，面积代价成为 了研究可测性设计方法学的核心。增加尽可能少的额外面积也就成为了选择可测 性设计方法的主导因素。在此期间出现的可测性设计方法多以非扫描方法为主【l 】。 2 嵌入式s r a m 内建自测试设计 但是随着集成电路规模和复杂度的不断提高，非扫描可测性技术逐渐无法再 满足设计的需要。同时随着集成电路工艺技术的发展，面积代价的比重也逐渐降 低，此时另一种更适于处理复杂电路的可测性设计方法一基于扫描的可测性设计 方法逐渐成为了可测性设计方法的主流。 所谓基于扫描的可测性设计方法，其基本的设计思想是将电路内部的存储单 元( 触发器、锁存器等时序单元) 全部或部分地构建成链式结构，并采用扫描寄存器 ( s c a nr e g i s t e r ) 来代替原有的存储单元，由此组成串行的扫描链。外部的测试数据 可以通过指定的测试端口，在测试控制信号的控制下，串行写入存储单元内。但 是基于扫描的测试方法同样也有其不足之处。扫描设计需要增加一定的硬件资源 来完成扫描寄存器的插入同时串行的扫描链结构也是缩短测试时间的瓶颈。由于 测试时间显著增加，所以全速测试是不可能的。这些因素对于扫描方法的应用造 成了些负面影响。 在今天的超大规模集成电路设计中，越来越多的设计中特别是存储器电路中， 内建自测试技术( b i s t ) 已经成为可测性设计的主流。b i s t 技术通过将外部测试 功能转移到芯片或安装芯片的封装上，使得人们不需要复杂、昂贵的测试设备：同 时由于b i s t 与待测电路集成在一块芯片上，使测试可按电路的正常工作速度、在 多个层次上进行，提高了测试质量和测试速度。但是它也有很多不足之处其缺点 在于由于要附加测试向量生成电路以及测试响应分析电路，故要增加一定的芯片面 积，并有可能影响芯片的时序特性如何在现有的面积并且不影响芯片时序特性情 况下设计是一个挑战另外随着s o c 设计向纳米技术转移，制造商们会关心不断增 加的、逃过这些测试的存储器缺陷数量。基于这一原因，存储器测试工程师们目 前正在继续开发新的“m a r c h 算法变体。随着存储器尺寸的日趋缩小以及新型存储 器体系结构的开发，这种趋势肯定还会继续。毋庸置疑，存储器b i s t s e 具将提供 足够的灵活性来跟上这一发展趋势。 1 3 论文的主要工作 本文所设计的b i s t 是基于一颗双口4 k x 8 b i ts r a m ，论文的工作主要包括以 下几个方面g 1 深入研究双口s r a m 的结构特点，分析了故障模型及相关的测试算法。 2 完成了b i s t 电路的架构划分、整体时序及各功能模块设计。 3 完成b i s t 的r t l 代码的编写及前仿。 4 r t l 代码f p g a 板级验证。 5 r t l 代码综合、静态时序分析以及自动布局布线。 第一章绪论 1 4 论文章节结构 论文的章节安排为： 第一章提出的课题背景以及论文的主要研究工作。 第二章介绍了常用的可测性设计方法。 第三章介绍了s r a m 的基本结构及工作模式，分析了单口和双口故障模型。 第四章分析了s r a m 的测试算法。提出了针对此次设计所采用的m a r c h 组 合算法。 第五章给出b i s t 的总体架构及各模块设计与仿真验证。 第六章b i s t 的r t l 代码综合及版图实现。 第七章总结了论文的研究成果和不足之处，并提出了本课题进一步研究的方 向与任务。 第二章集成电路可测性设计 第二章集成电路可测性设计 v l s i 芯片是通过一系列的处理步骤制造的，这些步骤涉及光学、冶金学和光 学等一系列复杂的工艺，芯片在这些过程中可能产生物理缺陷，导致芯片不能正 常工作。因此对芯片进行测试成为芯片设计、生产的过程中一个必不可少的环节。 可测性设计是在1 9 7 0 年在c h e r r y h i l l 钡1 试会议上提出的，然而可测性设计的必 要性直至上个世纪7 0 年代中期随着集成电路设计的发展才逐渐被人们认识。随后 关于可测性设计设计方面的论文和研究成果越来越多，目前在一些重要的国际会 议上，如国际测试会议( i t c ) ，国际设计自动化会议( d a c ) 等都有专门的分组会。 此外，一些可测性设计的规则已经成为集成电路设计的工业标准，如i e e e l1 4 9 1 标准等。可测性设计己经成为集成电路设计领域一个极其重要的组成部分。 电路的可测性与产品的质量可靠性息息相关。产品成品率m 、故障级( d l ) 、 故障覆盖率( t ) 的关系为式2 1 d l = l y ( 1 哪( 2 1 ) 如果要求故障级达n o 1 ，在故障覆盖率为9 0 的情况下，成品率必须到 9 9 1 ，而实际的成品率几乎不可能达到9 0 ，因此只有提高故障覆盖率才能降低 故障级，减少劣质产品流入市场的概率，特别是在成品率比较低的况下，高故障 率的测试可以弥补成品率低的缺陷。 综上所述，s o c 时代的到来，芯片测试问题变得越来越重要。为了达到所需 的故障覆盖率，同时又减小测试开销，人们逐渐把注意力集中到电路设计方面， 对电路进行改动设计，使之容易测试。这种在设计过程中考虑可测性的设计方法 称为可测性设计。图2 1 显示了采用无约束设计和采用可测性设计后的测试开销的 关系【2 】。 h 1 0 0 8 0 6 0 4 0 2 0 l23 4567891 0g 1 0 0 0 h 一测试开销d 一门数u d - - 无约束设计i r r 一可测性设计 图2 1 测试费用与电路规模的关系 6 嵌入式s r a m 内建自测试设计 从由图2 1 可以看出：对于无约束设计，测试开销随着电路规模的增大呈指数上 升，而采用了可测性设计之后，测试开销与电路规模基本呈线性增长关系。因此， 对于v l s i ，可测性设计是必不可少的。 可测性设计的方法主要可分成两大类：一类是专项设计( a dh o cd e s i g n ) ，即按功 能基本要求设计系统和电路，采取一些比较简单易行的措施，使它们的可测性得 到提高：另一类是结构设计( s t r u c t u r e dd e s i g n ) ，它是根据可测性设计的一般规则和 基本模式来进行电路的功能设计。专项设计方法主要针对组合逻辑电路的测试， 而数字系统中故障诊断的困难往往是时序电路的测试。时序电路比组合电路更加 难于测试的主要原因有： 1 时序电路中存在着反馈线，而对反馈线的处理是比较困难的。 2 ，由于时序电路中存在着存储元件，因此电路中存在着状态变量的初态问题， 在没有总清零或复位的条件下，这些状态变量的初态是随机的，必须寻找一个复 位序列使这些状态变量转移至已知的确定状态。 3 时序元件，尤其是异步时序元件，对竞争现象是异常敏感的，因此其产生 的测试序列，不仅在逻辑功能上要满足测试要求，而且要考虑到竞态对测试过程 的影响【3 1 。为了简化时序电路的测试向量生成的复杂程度，提高故障覆盖率，需要 提高对时序电路的内部状态的控制和观察能力，增加可控性和可观性，因此提出 了基于结构设计的可测性设计方法。 所谓结构设计方法就是从可测性的观点对电路的结构提出一定的设计规则， 使得设计的电路容易测试，主要有扫描设计( s c a nd e s i g n ) ，边界扫描设计( b o u n d a r y - s c a n ) ，内建自测试设计( b u i l t i ns e l f - t e s t - b i s t ) 等i j 弗j 。 2 1 专项设计( a dh o cd e s i g n ) 专项设计的目的就是使电路的行为变得易于控制和观察，是针对一个已经成 形的电路设计的测试问题而提出的，主要的处理对象是电路的组合逻辑。该设计 方法主要包括分块法、增加测试点、利用总线结构等。 1 分块法因为测试生成和故障模拟的复杂程度正比于电路等效门数的二次 幂到三次幂，因此，如果将电路分成若干个可分别独立的块，进行测试生成和测 试，这样可以大大缩短测试生成和测试时间，从而降低测试费用。 2 增；i i i ! i 试点法引入测试点是提高电路可测性最直接的方法。其基本思想是 将电路内部难于测试的节点引出，作为测试节点，在测试时由原始输入端a 巧 i n p u t p i ) 直接控制并由原始输出端( p r i m a r yo u t p u t p o ) 直接观察。如果测试点用作电 路的p i ，则可以提高电路的可控性：如果测试点用作电路的p o i n t 可以提高电路的可 观察性。在某些情况下，通过i o 口的专门设计，一个测试点可以同时用作输入和 第二章集成电路可测性设计 7 输出。但由于管脚有限，所能引入的测试点是有限的。 3 总线结构同分块法类似，在专用i c 可测性设计中十分有用，分成若干个功 能块，并且与总线相连，可以通过总线测试各个功能块个功能块的可测性。 2 2 扫描设计 扫描设计是一种应用最为广泛的可测性设计技术，是主要的时序电路的可测试 设计方法。测试时能够获得高达1 0 0 的故障覆盖率。扫描设计是通过将电路中的 时序元件转化成为可控制和可观测的单元，再把这些时序元件连接成一个或多个 移位寄存器( 又称扫描链) 。测试时扫描链可以通过扫描输入端将其置成特定状态并 通过扫描输出端将其中的内容移出观察，测试数据在扫描链上时串行移动的。假 设电路中的时序元件是由图2 2 ( a ) 所示的d 触发器组成，2 2 c o ) 贝u 为一个在d 触发器 的基础上设计的具有扫描功能的触发器。 硒d 鬣发曩 q 髓扫播黻麓嚣 图2 2 触发器的变换 从图2 2 c o ) * 可知扫描触发器主要是在原触发器的d 输入端增加了一个多路选 择器，通过扫描控制信号( s c a n e n a b l e ) 来选择触发器的输入数据是正常工作时的输 入信号( d ) 还是测试扫描数据( s c a n - i n ) 。 垂 c u t 组合部分( 或部分时序部分) 图2 3 扫描设计的基本结构 输出 嵌入式s r a m 内建自测试设计 扫描设计就是利用经过变化的扫描触发器连接成一个或多个移位寄存器，即 扫描链。图2 3 为扫描设计的基本结构。这样的设计可以把复杂的时序电路的测试 向量生成转化为组合电路( 全扫描设计) 或部分时序电路( 部分扫描设计) ，明显的降 低了测试向量生成的复杂度。 2 3 边界扫描技术 边界扫描技术【3 1 是一种扩展的自治测试技术，它在测试时不需要其它的测试设 备，不仅可以测试芯片或p c b 板的逻辑功能，还可以测试i c 之间或p c b 板之间的连 接是否存在故障。边界扫描的核心技术是扫描设计技术。 图2 4 具有边界扫描结构的v l s i 边界扫描的基本原理是在靠近待测器件的每一个输入渐出管脚处增加一个边 界扫描单元，并把这些单元连接成扫描链，运用扫描测试原理观察并控制待测器 件边界的信号。在图2 7 中，与输入节点x l x 2 、x n 和输出节点y 1 ，y 2 ，、y m 连接的s e i l p 为边界扫描单元，它们构成一条扫描链( 称为边界扫描寄存器- - b s r ) ， 其输入为t d i ( t e s td a t ai n p u t ) ，输出为t d o ( t e s td a t ao u t ) 。在测试时由b s r 串行的 存储和读出测试数据。此外，还需要个测试控制信号：选择t m s ( t e s tm o d es e l e c t ) 和测试时钟t c k ( t e s tc l o c k ) 来控制测试方式的选择。 边界扫描技术降低了对测试系统的要求，可实现多层次、全面的测试，但实 现边界扫描技术需要附加一定的芯片面积，同时增加了连线数目，且工作速度有 所下降。 2 4 内建自测试设计( b i s t ) 传统的离线测试对于日趋复杂的系统和集成度日趋提高的设计越来越不适应： 一方面是因为离线测试需要一定的专用设备；另一方面则是测试向量产生的时间 比较长。为了减少测试生成的代价和降低测试施加的成本，出现了内建自测试技 第二章集成电路可测性设计 9 术( b i s t ) u 剐 6 】。b i s t 技术通过将外部测试功能转移到芯片或安装芯片的封装上， 使得人们不需要复杂、昂贵的测试设备，同时由于b i s t 与待测电路集成在一块 芯片上，使测试可按电路的正常工作速度、在多个层次上进行，提高了测试质量 和测试速度。内建自测试电路设计是建立在伪随机数的产生、特征分析和扫描通 路的基础上的。采用伪随机数发生器生成伪随机测试输入序列：应用特征分析器记 录被测试电路输出序y d ( 响应) 的特征值；利用扫描通路设计，串行输出特征值。当 测试所得的特征值与被测电路的正确特征值相同时，被测电路即为无故障，反之， 则有故障。被测电路的正确特征值可预先通过完好电路的实测得到，也可以通过 电路的功能模拟得到。由于伪随机数发生器、特征分析器和扫描通路设计所涉及 的硬件比较简单，适当的设计可以共享逻辑电路，使得为测试而附加的电路比较 少，容易把测试电路嵌入芯片内部，从而实现内建自测试电路设计。 2 4 1b i s t 的组成 任何一种b i s t 方法一定包括下面两个部分：测试向量的生成策略及分析。 1 测试向量生成的策略。 对于被测电路，如何自动地对其施加测试向量、如何简便地生成这些测试向 量对于衡量一个b i s t 设计的好坏起着关键作用。针对一个特定的b i s t 设计，向量 产生方法的选择是基于面积的花费，测试向量的质量和测试施加的时间来考虑的。 存储向量产生方法使用自动测试向量产生器( a t p g ) 来决定完全的测试向量集并把 测试输入和输出响应数据存储在在线r o m 中。在测试时，将它们顺序读到被测电 路的输入端，在响应分析器的输出端观察其响应并与事先存储的正确响应比较。 该方法不需要大量测试数据的输入和输出，因此测试速度较快。但却受到存储容 量的限制，费用较高。对于被测电路的全部输入，穷举其各种取值来组成测试向 量，这就是穷举测试。这种测试方法虽然能够达到高的故障覆盖率，但随着被测 电路输入端数目的增加，测试时间会很长。为此有人提出了一种伪穷举法，将电 路划分成很多块后再分别采用穷举测试，但是，对电路的划分比较困难，而且要 引入附加的硬件，对电路的性能有影响。伪随机法的特点是：伪随机数发生器经过 初始化后能自动地产生测试向量，其测试向量的数目同伪穷举法的测试向量差不 多，仅仅是没有包含全零的情况，而且硬件开销小，测试响应分析结果容易存储、 分析。因此被人们广泛地采用。 2 测试响应分析的策略 当对待测电路施加测试向量时，应知道它的正确响应。可以把正确响应存储 在r o m 中，但存储所有测试的正确响应需要占用很大的存储空间，因此这种方法 很少用于实际。最简单的方法是采用两个完全一致的电路，假设一个电路时正确 l o 嵌入式s r a m 内建自测试设计 的，通过比较两个电路输出的测试响应结果来确定电路是否有故障。但通常很难 找到两个完全一致的电路，所以还需要采用压缩技术分析测试响应。压缩技术通 常可分为时间压缩技术和空间压缩技术。由于伪随机数发生器、特征分析器和扫 描通路设计所涉及的硬件比较简单，适当的设计可以共享逻辑电路，使得为测试 而附加的电路比较少，容易把测试电路嵌入芯片内部，从而实现内测试电路的设 计。内建逻辑块设计是一种具体实用的内测试电路的设计方法，它是在复杂大规 模集成电路中设计种多功能逻辑快，既可以做一般的寄存器，又可以作为线形 反馈寄存器和多输入特征分析器，并具有扫描通路，从而实现内测试。 2 4 2b i s t 应用方案 b i s t 方法可以分成两种不同的类别：结构逻辑的b i s t 和随机逻辑的b i s t 由于 这两种电路的特性不同，所以施加测试的方法也不同。 1 结构级的b i s t 具有内嵌规则结构的电路例如：随机访问存储器( r a m s ) ，只读存储器：( r o m s ) 等提出了独特的测试挑战。这些结构的规则性允许密度更高的逻辑和互连封装， 因此，具有更为广泛的故障集，例如：固定故障，耦合故障，转换故障，相邻模 式敏感故障( 这些故障在后面的章节中将会讨论) ，它们大多内嵌在随机逻辑中而不 能直接访问。r o m 的测试相对容易并且可以使用穷举法。确定测试和随机测试都 可以用来测试r a m ，但一般采用确定测试算法，例如：m a r c h 算法测试、检查板测 试等。这些算法可以提供较高的故障覆盖率，并且使得b i s t 电路有很小的面积开 销。 2 随机逻辑的b i s t ( 1 ) 穷举伪穷举b i s t 正如前面提到的，穷举向量b i s t 需要简单的附加电路就可在1 1 输入电路上施加 所有的2 n 个向量，给所有没有冗余的组合电路提供故障的完全覆盖率及非模型化故 障的高覆盖率。然而，对于多输入的电路，施加2 n 个向量是不实际的。伪穷举自测 试根据这种思想，即电路可以被分成可能重叠的小模块，每个小模块都可以被穷 举测试。最小的伪穷举测试长度由带有最大输入的模块决定，因此保持这个数值 足够的小也是很重要的。电路的分块可以由好几种方法实现。一种是使用椎形分 割，依据多输出电路在大多数情况下，电路的输出并不是所有输入的函数，因此 一个输出可以依赖它的输入来伪穷举自测试。在测试模式下，某一个输出的输入 倚赖性可以通问性被降低了，电路的低可控性和可观察性区域增加了，这个问题 可以通过在电路中直接插入可控性和可观察性结点来避免。控制点一般通过插入 一个门来实现( 例如异或门) 并且结合门的其他输入得到一个概率几乎相等的随机 第二章集成电路可测性设计 信号，因此线上的信号概率值接近0 5 。 过在适当的位置插入多路选择器来降低。当通过多路选择器而不是电路信号 来选择测试输入时，有m 个输入同特定的输出分离。在一个电路中找到具有最少数 量的这样的点来使得一个输出的输入依赖性小于特定的值是一个n p 完全问题。虽 然伪穷举测试有提供全组合故障覆盖率的优点，然而对于大的电路，采用这种分 块方法也是不方便的，而且，还会带来大的硬件开销和不可避免的性能损耗。 3 存储向量b i s t 正如前面提到的，用a t p g 产生的向量和由b i s t 澳j j 试方法产生的向量反应都存 储在r o m 中。由于a t p g 产生的向量，针对不同的故障模型，甚至带有时序特性的 故障都有较高的故障覆盖率。然而，尽管试图减少存储向量的r o m 大小，对于大 电路来说，需要的存储器容量还是很大。可以采用一种混合测试策略来测试，首 先用伪随机向量集来消除容易检测的故障，其次用在片产生和存储确定性的测试 向量集来检测不容易被伪随机向量序列识别的故障。 4 伪随机向量b i s t 不能接受的测试应用时间和硬件需求限制了穷举伪穷举测试和存储向量测试 方案的广泛应用。伪随机向量b i s t 的简单化使得它更容易被接受，已经被成功的 应用在工业中。尽管容易产生伪随机向量并把它应用在可测试电路中，这些向量 仍然不能很容易的检测所有的故障。随机向量电阻故障需要非常长的伪随机向量 序列才能检测出来。例如：一个加输入与门的固定0 故障可以检测到的可能性是 2 批1 0 西即假设输入信号的概率是0 5 ，则需要一百万个向量来检测。 针对伪随机向量b i s t 的随机向量电阻故障模型已经提出了许多解决方法。它 们可以粗略的分成两类：一类是更改测试向量产生器，另一类是更改电路。更改 测试向量产生器的方法包括再播种方法，加权随机向量方法，固定位方法和向量 映像方法。更改测试向量产生器主要用来产生对一般测试向量无能为力的故障的 向量，更改电路的方法则用插入测试点( 控制点和观察点) 来增强伪随机向量对电路 的可测性。随着v l s i 集成电路复杂性的提高，内部结点的可访问性被降低了，电 路的低可控和可观察性区域增加了，这个问题可以通过在电路中直接插入可控性 和可观察性结点来避免。控制点一般通过插入一个门来实现( 例如异或门) 并且结合 门的其他输入得到一个概率几乎相等的随机信号，因此线上的信号概率值接近零 2 5 小结 本章介绍了可测试性设计的重要性及目前所采用的一些设计方法，包括：全扫 描设计( f u l l 一$ c a l ld e s i g n ) 、部分扫描设计( p a r t i a l s t a l ld e s i g n ) 、边界扫描设计 ( b o u n d a r ys c a nd e s i g n ) 、内建自测试设计( b u i l t - i ns e l f - t e s t - b i s t ) 。这些设计方法 1 2 嵌入式s r a m 内建自测试设计 各有其优缺点，在实际设计时常常根据测试对象的不同，选择不同的可测性设计 方法，以利用其优点，弥补其不足。 第三章s r a mi 作原理及故障模型分析 1 3 第三章s r a m 工作原理及故障模型分析 随着集成技术的发展，当今芯片含有更多的嵌入式随机存储器。耐s2 0 0 1 预测： 至u 2 0 1 4 年，嵌入式存储器在片上系统芯片( s o c ) 的面积将由现在的5 2 增至9 4 。由 于晶体管的密集( 指数型增长) 、布线高密度、高复杂度、时序更严格、频率更高、 功能更复杂等客观因素，嵌入式存储器更易发生物理故障。但由于物理缺陷对电路 功能的影响过于复杂，分析的难度很大，不便于测试检测，所以有必要将物理缺 陷转变为描述出错行为的故障模型，也就是将物理检测转变为功能测试。从而回 避了物理缺陷检测的复杂度，提高了测试效率。 本章首先介绍s r a m 基本结构及工作原理，并在此基础上分析了单口和双口 存储器的故障模型。 3 1s r a m 基本结构及工作原理 3 1 1s r a m 总体架构 s r a m ( 单口s r a m ) 电路结构较为规整，总体结构如图3 1 所示。整体电 路可以划分为存储阵列、地址译码电路、数据输入输出缓冲电路，时序控制电路 、位线预充电路、灵敏放大电路，列复用电路、e s d 静电保护电路等八大部分。 其中地址译码部分可分为行地址译码和列地址译码两组电路。存储阵列由基本的 存储单元在水平方向共享字线，在垂直共享位线排列而成。存储单元采用六管互 补c m o s 基本单元，实现单端口写入和单端口读出的方式。预充电电路在数据读 出或写入之前，将位线充电到一个高电平值。敏感放大器在读操作时，将位线上 小信号摆幅放大到标准的逻辑电平值，提高数据读出速度。 1 4 嵌入式s r a m 内建自测试设计 a m 图3 1s r a m 总体架构 s r a m 外部引脚分别为地址总线，数据输入总线，数据输出总线，输出使能 信号，时钟信号，片选信号，读写控制信号等。其外部接口比较简单，如图3 2 所示。 图3 2s r a m 外部接口 第三章s r a m 工作原理及故障模型分析 1 5 其外部引脚如表2 1 描述 表2 1s r a m 外部引脚 名称类型描述 a m 一1 ：0 】 输入 地址( a 0 】为低有效位) 所 w 一1 ：0 】 输入 输入数据( d i o 】为低有效位) c k 输入时钟信号 c s 输入芯片使能( 高有效) 聊 输入读写使能信号( 低为写使能信号) 0 e 输入输出使能信号 d o w - 1 ：0 】 输出 输出数据( d o o 】为低有效位) 3 1 2s r a m 存储单元工作原理 1 存储单元基本结构 s r a m 存储单元是存储器主要功能单元，单口s r a m 多采用六管存储单元结 构，如图3 3 所示。 bl b l 纾z 幽hh 甚4 一 。广 1i t 弋 n 时6 m n 5 il 陀m习l 一i 1 尸i g n d 图3 3 六管s r a m 存储单元 静态六管存储单元( 6 t ) 由一对交叉耦合的反相器来锁存一位二进制数。如 1 6 嵌入式s r a m 内建自测试设计 图3 3 所示，其中m n l 、m p 3 组成反相器1 与m n 2 、m p 4 组成反相器2 构成双稳 电路，m n 5 和m n 6 则被称为传输管，它们在对存储器进行读写操作时，完成将 存储单元与外围电路连接或断开的作用。整个电路呈对称结构排布，对应的管子 在尺寸与性能上保持一致。两根互补的位线来传送数据的正反信号，提高了s r a m 在读写时的噪声容限。 双口s r a m 多采用8 t 结构单元，如图3 4 所示。 l e b i b l b l 、l a v d d l hh 山一 m p l 3 广 。 li 几 瞄 m n 7 m n 5 m n 8 f 叫li 卜_ 上_ l 一吁 、轧b 图3 4 八管s r a m 存储单元 和六管存储单元比起来，八管存储单元多了一对传输管m n 7 和m n 8 ，一条 字线w l b 和互补的两条位线b l b 、b l b 。多出来的管子和连线是为另外一个端 口读写使用的。其基本的读写控制机制和单端口s r a m 是一样的。为了便于描述 和分析，以下关于存储单元工作原理的描述都是以六管单元为例。 2 存储原理 基本单元结构是有两个反相器首尾连接而成的电路，如图3 3 所示。图3 5 显示的是单元里两个反向器的电压传输特性曲线，两条曲线共有三个交点：a 、b 和c ，其中a 、b 两点表示电路工作在稳态，而c 点则意味着电路处于亚稳态。 假设此时电路偏置在c 点。那么对这一偏置点的一个小偏移( 也许有噪声引起) 会沿这一电路环路被放大和再生。这是由于沿此环路的增益大于1 造成的。这一 第三章s r a m 工作原理及故障模型分析 影响显示在图3 5 ( a ) 中。假设一个小偏移d 加在d 上( 偏置在c 点) 。放大的 偏置又加到第二个反向器并再次放大。由于偏置点从c 点移开，直到达到a 或b 中的一个工作点为止。由此c 是一个不稳定的工作点。每一个偏移( 甚至是最小 的偏移) 都会使工作点远离它原来的偏置。反之，a 和b 使稳定的工作点，如图 3 5 ( b ) 所示。由于此时环路增益比l 要小很多。即使从这两个工作点有相当大 的偏移也会被减小直至消失。 6 ( a ) 图3 5 亚稳态与稳态工作点 由此交叉耦合的两个反向器形成了双稳电路一也就是一个电路具有两个稳 定状态，每一个对应一个逻辑状态：存放l 或0 ( 相对应位置a 和b ) 。 总之，双稳电路具有两个稳态。在不存在任何触发的情况下，电路保持在单 个状态( 假设电源一直加在该电路上) ，因而记忆了一个值。因此这种电路被用作 数据存储电路，它完全可以实现对数字信号的存储和非破坏性读出。 3 s r a m 读操作分析 读操作即使存储单元将它存储的值送到对应位线上的操作。读操作必须保证 存储单元的状态在读的过程中不发生偏转，否则会导致读出错误的数据。为便于 讨论，我们假设原来存储单元存储的信号为“1 ”，即节点q 、q 上所存储的信号 分别为“1 ”，“0 ”。当存储单元的字线经地址译码为高电平后，传输管导通，同时 m n 2 管导通，位线b 上的寄生电容通过位线电阻及导通的m n 2 与m n 6 放 电至g n d ；与此类似，位线q 上的低电平信号导通相应的m p 3 管，那么电源 v d d 会通过m p 3 及m n 5 管对位线b 充电，从而保证了位线读出的信号与存储 单元所存储的信号一致。读操作完毕，相应字线重新恢复为低电平。由上面的分 析我们可以看出在对存储单元进行读操作时，对位线b 的充电是通过p m o s 负载 管m p 3 与传输管m n 5 来完成的，由于n m o s 管在传输高电平时有阈值电压损失， 嵌入式s r a m 内建自测试设计 且存储单元的p m o s 管一般采用小尺寸，加之大容量存储器位线上的寄生电容通 常会达到p f 的量级，因此，充电将会是一个很长的时间，这样势必会影响整个 存储器的读取速度，所以现在存储器设计都采用预充电模式，如图3 6 所示。所 谓预充电模式是指在字线选通之前，p c 信号为低电平，m p 7 m p 8 导通，来给一 对互补的位线预充电操作，预充电位为电源电压v d d ，导通的m p 9 将保证两根 位线上的电位值相等。充电结束后，字线的高电平信号导通存储单元的存取管， 位线b 的信号依然为预充电平，而位线b 则通过导通的m n 2 与m n 6 来进行放 电，从而使b 上的信号为“0 “ 。至此，存储单元的数据传送到位线上，读操作完 成。 图3 6 带有预充电模式存储单元 4 写操作分析 写操作过程与读操作正好相反，它要使存储单元的状态按照写入的数据进行 相应的翻转。与前面一样我们仍然假定存储单元( 图3 6 ) 所存储的数据为“1 ”，即 q 点值为“1 ”，q 的值为“o ”，而此时要写入的数据为“0 ”，即要通过写操作使存储 单元的状态发生翻转。此时在位线b l 和b l 上分别加上低电平和高电平，字线w l 上加上高电平，传输管m n 5 和m n 6 导通，利用传输门的工作原理，q 点的高电平 通过n m 2 放电n o ，q 点的低电平不能通过n m 6 充电到1 ，因为n m o s 管的传输门 第三章s r a m 工作原理及故障模型分析 1 9 有阈值损失，但是我们可以用反向器的反馈将q 点拉到高电平“l ”。这样就完成了 存储器的写操作。同理，可以理解b l 与b l 分别为“1 ”和“0 ”时的写操作。 3 2s r a m 故障模型分析 对于集成电路测试来说，绝对的物理检查是不可能的，可能的测试机理是比 较有故障电路与好的电路的逻辑行为，将物理故障模型化为逻辑故障，从而回避 了对物理缺陷分析的复杂度。 在数字逻辑测试中，固定故障是最长使用的故障模型。随着v l s i 设计尺寸 的迸一步缩小，越来越多的故障模型比如跳转故障、延迟故障、桥接故障被用于 数字逻辑测试中。但是对于存储器测试来说，仅这些模型并不能充分证明存储器 功能的正确性。因此，越来越多的存储器故障模型被应用于测试。并且针对特殊 工艺或特殊架构的存储器故障模型也愈来愈多的被提及。本节就主要的几种故障 模型进行分析。 对于s r a m 来说，其主要的故障模型可以分为三类：存储单元阵列故障、译 码部分逻辑故障、读写控制逻辑故障( 包括灵敏放大器、写驱动以及其它控制逻 辑) 。 。 3 2 1 单端口存储器存储单元阵列故障机理分析 存储单元阵列的基本元素是存储单元( 图3 3 ) ，我们可以将存储单元阵列的故 障模型等价为存储单元的故障模型。在正常工作状态下，假设m n l 导通，m n 2 截止，表示存储“0 ”，m n 1 管截止，m n 2 导通，表示存储“1 ”。假设q 点卡死在低 电平( 如q 点接地) ，强制m n l 管截止，即存储单元卡死在“l ”状态，就不能存储 “o ”数据。如果q 点卡死在低电平，m n 2 管截至，即卡死在“0 ”状态，此时再也存 储不了“1 ”数据。如果q 点卡死在高电平，m n l 管导通，q 点为低电，即使位线 b l 上有高电平信号通过m n 5 管加到q 点，可能使q 点电平有所提高，但q 点 与位线b l 隔离，q 点电平又回落到低电平，即存储单元卡死在“0 ”；如果q 点固 定为高电平，m n 2 管导通，m n l 管截至，则卡死在“1 ”状态。 如果存储单元电路中的某个元件损坏，或者电路之间发生短路、断路，都会 导致触发器的双稳态功能失效，不能存储“1 n 或者“0 ”数据，实现不了由“0 ”改变为 “l ”( u p 故障) 或由“1 ”改变为“0 ”( d o w n 故障) 的转换。 存储单元与存储单元之间的短接或耦合，造成一个存储单元状态的改变必然 会引起另一个存储单元的状态改变。 归纳起来，存储单元故障的表现形式有嘲： 嵌入式s r a m 内建自测试设计