苏州科技学院计算机组成原理实验报告

计算机组成原理计算机组成原理 B 实实 验验 报报 告告 学 院： 电子与信息工程学院 专 业： 计算机科学与技术 班级学号： 11200135111 学生姓名： 李辉 指导老师： 黄研秋 实验一实验一 实验日期：2014.6.10 成绩评定：_ _ 实验名称：运算部件实验：加减法器设计 实验内容：实验内容： 启动 Quartus II，可以采用图形化设计，也可以采用 VHDL 语言编程设计。然后进行 编译调试，最后运行仿真模拟，查看仿真结果。采用图形化设计时先设计 CAS 单元，然 后使用 CAS 单元设计四位加减法器。查看仿真结果时要考虑四种情况：加法、减法、正 溢、负溢。还可以尝试 AB 均为正、AB 均为负、A 为正 B 为负、A 为负 B 为正时候的 加减法。 1、一位全加器的实现 2、一位可控加减法单元 CAS 的设计 3、四位加减法器设计 实验目的：实验目的： 熟悉用 Quartus II 进行逻辑电路设计的方法。 通过 4 位加减法器的设计，掌握加减法器的基本原理。 VHDL 程序或图形设计电路图： 1.1.一位全加器（一位全加器（FAFA）的）的 VHDLVHDL 程序程序 CASCAS 单元单元 电路图：电路图： 2.2.一位可控加减法单元一位可控加减法单元 CASDYCASDY 的设计的的设计的 VHDLVHDL 程序程序 电路图：电路图： 3.3.四位加减法器设计的设计的四位加减法器设计的设计的 VHDLVHDL 程序程序 电路图：电路图： 仿真结果和分析： 1.1.一位全加器的一位全加器的 CASCAS 仿真结果仿真结果 仿真结果分析：Ai，Bi 和 Ci（一个二进制位）相加，产生一个和输出 Si 以及一个进 位 Ci+1。仿真结果可得下表所示： 输 入输 出 AiBiCiSiCi+1 00000 00110 01010 01101 10010 10101 11001 11111 从表中得，输入中有奇数个 1 时，和 Si 为 1；输入中任何两个同时为 1，进位 Ci+1 为 1。 2.2.一位可控加减法单元仿真结果一位可控加减法单元仿真结果 仿真结果分析：当 Sub=0,Ai、Bi 和进位 Ci 做一位加法；当 Sub=1，Ai、Bi 的反码 和进位 Ci 做一位加法运算。 3.3.四位加减法器设计的仿真结果四位加减法器设计的仿真结果 加法： 减法： 仿真结果分析：sub 作为控制线，A 和 B 做加法时，sub 为 0，根据补码的运算方法 最低位应该加 1，所以将 sub 作为最低位的进位输入 C0；A 和 B 做减法时，sub 为 1。其 中，Cy 为移出标志，由 C3 和 C4 进行异或运算得到。如下表所示： 输入输入输入输入输出输出输出输出 C3C3C3C3C4C4C4C4 C3C3C3C3异或 C C C C CyCyCyCy 0 0 0 0 0 0 0 0 0 + + + 0 0 0 1 1 1 1 1 1 正溢出正溢出正溢出 1 1 1 0 0 0 1 1 1 负溢出负溢出负溢出 1 1 1 1 1 1 0 0 0 - - - 心得体会： 通过了本次实验，完成功能如下： 1、一位全加器的实现 2、一位可控加减法单元 CAS 的设计 3、四位加减法器设计 我学会了用 Quartus II 进行逻辑电路设计的方法，同时通过设计 4 位加减法器，掌 握加减法器的基本原理，以及如何使用 Quartus II 创建部件图、波形示例图、仿真部件 图，感谢老师的指导和同学的帮助。 实验二实验二实验日期：2014.6.10 成绩评定：_ _ 实验名称：运算部件实验：并行乘法器实验 实验内容： 启动 Quartus II，可以采用图形化设计，也可以采用 VHDL 语言编程设计。然后进 行编译调试，最后进行仿真模拟，查看仿真结果。 1.设计一位全加器（FA） 。 2.设计一个 5 位求补器。 3.设计一个 55 的不带符号的阵列乘法器。 4.设计一个 66 的带符号的阵列乘法器。 实验目的： 1. 掌握原码并行乘法器的基本原理。 2. 掌握带求补器的补码阵列乘法器的基本原理。 VHDL 程序或图形设计电路图： 1.1.一位全加器（一位全加器（FAFA）的设计）的设计 VHDLVHDL 程序程序 电路图：电路图： 2.2.5*55*5 不带符号的阵列乘法器的设计不带符号的阵列乘法器的设计 VHDLVHDL 程序程序 电路图：电路图： 3.3.5 5 位求补器的设计位求补器的设计 VHDLVHDL 程序程序 电路图：电路图： 4.6*64.6*6 位带符号的阵列乘法器设计位带符号的阵列乘法器设计 VHDLVHDL 程序程序 电路图：电路图： 仿真结果与分析： 1.1.一位加减法器仿真结果一位加减法器仿真结果 仿真结果分析：Ai，Bi 和一个二进制位输入 Ci 相加，产生一个和输出 Si 以及一个 进位 Ci+1。通过仿真结果可得如下真值表所示： 输输输输 入入入入输输输输 出出出出 A A A Ai i i i B B B Bi i i i C C C Ci i i i S S S Si i i i C C C C i+1i+1i+1i+1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 2.5*52.5*5 位不带符号乘法器仿真结果位不带符号乘法器仿真结果 仿真结果分析：不带符号乘法器，默认参加运算的数都为正数。 3.53.5 位求补器的乘法器仿真结果位求补器的乘法器仿真结果 在乘法时把相应的数转换被码形式进行相乘，正数原码与补码相同，负数补码为原 码取反后加 1。如上表标识所示，当 E=1 时，进行求补运算，否则不作求补运算。 4.6*64.6*6 位带符号的阵列乘法器设计位带符号的阵列乘法器设计 VHDLVHDL 程序程序 仿真结果分析：带符号阵列乘法器（包括符号在内的补码乘法器）可以采用先补码 求补然后再得到原码，然后用无符号阵列乘法器做运算，最后把结果求补得到相应补码。 心得体会： 通过本次实验，实现功能如下： 1.不带符号的阵列乘法器 2.带符号的阵列乘法器 3.设计一个 5 位求补器 4.设计一个 55 的不带符号的阵列乘法器 5.设计一个 66 的带符号的阵列乘法器 在本本次实验中，不仅仅是深刻了解并行乘法器，还对它们的设计思想、工作原理、 算法都熟练掌握了，并且对 Quartus II 的使用比之前也熟练了许多，收获颇丰，不仅因 为实验收获了成功，也明白自己很多的不足，感谢老师的指导和同学的帮助。 实验三实验三实验日期：2014.6.10 成绩评定：_ 实验名称：时序部件实验 实验内容： 1.设计如图 7-6 所示的节拍脉冲发生器。 2.设计如图 7-4 所示的带启停电路的时序电路。 图 7-7 节拍信 号形成过程 实验目的： 1.加深理解计算机控制器中，时序控制部件的基本组成和工作原理。 2.掌握启停逻辑电路、节拍脉冲发生器的工作原理及设计方法。 3.了解启停逻辑电路、节拍脉冲发生器等电路的结构特点。 图 7-6 移位寄存器构成的 4 相节拍脉冲发生器 VHDL 程序或图形设计电路图： 1.1.节拍脉冲发生器节拍脉冲发生器 电路图：电路图： 2.2.带启停电路的时序电路带启停电路的时序电路 电路图：电路图： 仿真结果与分析： 1.1.节拍脉冲发生器仿真结果节拍脉冲发生器仿真结果 仿真结果分析：通过仿真结果来看，从接收 Clr 为 GND 之后产生的节拍脉冲具有一 定的周期性，脉冲重复着按周期产生。 2.2.带启停电路的时序电路仿真结果带启停电路的时序电路仿真结果 仿真结果分析：当开始按钮按下时序电路启动，会按一定周期产生节拍脉冲；当按 下停止按钮后时，节拍脉冲发生器将停止发生节拍脉冲。因此节拍脉冲的只在开始和停 止之间产生。 心得体会： 本次实验完成了如下设