毕业论文基于fpga自动售货机说明书

摘 要本系统采用了Altera的开发软件的Quarts II。该软件平台进行数字电路设计和仿真的方法；阐述了VHDL（Very High Speed Integrated Circuit Hardware Description Language）语言的一些特点及语法结构；介绍了自动售货机系统的基本原理、系统组成和主要功能；并分析讨论了用VHDL语言开发自动售货机系统的设计流程。本设计利用Altera公司的开发软件Quartus II平台，采用VHDL硬件描述语言编程的设计方法设计系统核心电路的硬件程序，在Quartus II软件平台上进行编译和电路仿真，最后生成的目标文件下载到实验台内的FPGA芯片以实现该系统，并在实验台上对设计进行了验证。最终完成的自动售货机系统具有投币处理、商品选择、购货撤销、异常退币、计算存货等主要功能，整个系统的开发体现了在Quartus II软件平台上用VHDL设计数字控制系统的实用性。关键词：FPGA，EDA，VHDL，Quarts II，Altera，自动售货机 AbstractThis system uses a Altera development software Quarts II .It explains the characters and program structure of VHDL(Very High Speed Integrated Circuit Hardware Description Language),the basic principle and main functions of the automat system,and the design scheme based on VHDL language.The core circuit of the automat system is implemented by VHDL program,compiled and emulate on Quarus II platform of Altera.Finally,through the object codes of the core circuit are downloaded into test instrument,the automat system is realized completely,and the validity of system design is verafiwd by the test platform.The finished automat system has the main functions of processing the thrown coin,goods choice,purchases abolishing,drawing back the coin,calculating goods in stock and so on.The whole system development manifests the practicability of designing the numerical control system on the Quartus II software platform with VHDL.Key Words：FPGA，EDA，VHDL，Quarts II，Altera，Vedingmachine 目 录1引言12硬件系统的设计12.1芯片的选择12.2时钟发生器12.3电源电路12.4键盘的设计22.5显示器设计23软件系统设计23.1设计思想23.1.1功能要求23.1.2总体思想23.1.3控制状态的设计33.1.4设计流程图33.2模块分类43.2.1投币模块43.2.2商品选择模块53.2.3分频模块63.2.4计数模块73.2.5出货模块73.2.6显示模块83.2.7主控模块94结果分析与讨论11参考文献12致 谢13附录1：硬件原理图14附录2：软件程序151 引言自动售货机是能根据投入的钱币自动付货的机器。自动售货机是商业自动化的常用设备，它不受时间、地点的限制，能节省人力、方便交易。一般的自动售货机由钱币装置、指示装置、贮藏售货装置等组成。钱币装置是售货机的核心，其主要功能是确认投入钱币的真伪，分选钱币的种类，计算金额。如果投入的金额达到购买物品的数值即发出售货信号，并找出余钱。指示装置用以指示顾客所选商品的品种。贮藏售货装置保存商品，接收出售指示信号，把顾客选择的商品送至付货口。一般售货机的钱币装置由投币口、选别装置、确认钱币真伪的检查装置、计算金额的计算装置和找钱装置组成。从西欧、北美、日本和韩国等地区和国家的情况来看,自动售货机在人们日常生活中扮演越来越重要的角色。其产品特点是科技含量高；24 小时服务,售货便利；无需专人盯守，省人工,省成本；售货范围广泛；此外还是一种新颖独特的广告媒体。目前,随着移动商务的发展，自动售货机作为一种方便、直观的移动商务工具,开始在全球各地迅速普及和发展1。2 硬件系统的设计本控制系统的硬件外围设备分为：外部存储器，外部电源，晶振信号发生器，以及FPGA芯片，LED外部显示灯，出货装置。2.1 芯片的选择 本文所用到的FPGA芯片为，Altera生产的EPF10K10LC84 芯片，EPF10K10LC84-4是一种复杂可编程逻辑器件，另外还有其它类型的管脚和封装，选择性强2。2.2 时钟发生器自动售货机的控制系统需要一个时钟信号，我们选用的是6MHz的时钟信号。其中用两个振荡器以及两个电阻可以完成我们所需要的设定。2.3 电源电路日常所用到的电源为220V电压的电源，但是本课题中自动售货机所需要的电压为5V，因此我们需要设定一个变压电路来完成所需的电压。在这部分电路我们用到了一个变压器，一个整流桥，一个滤波电路，一个稳压器完成为5V电压的电源。2.4 键盘的设计为了完成购物自动售货机必须有购物键，本课题所要求的是五个按键，其中四个是商品选择键（热狗，饮料，汉堡，双层汉堡），剩下的一个按键为初始按键3。关于输入按键的信号发生情况将在下文中的软件系统设计中阐述，这里就不多叙述。2.5 显示器设计自动售货机需要一个显示灯，当购物结束后显示器显示找零钱数额。对于显示器的显示数字情况，将在下文软件系统中的显示模块进行阐述。3 软件系统设计软件系统分为总体思想与模块的分类。3.1 设计思想3.1.1 功能要求1该系统能完成对货物信息的存储、进程控制、钱币处理、余额计算和显示功能。 2举例说明：如果自动售货机能够销售4种商品：热狗（1元），汉堡包（4元），双层汉堡包（8元），饮料（3元）数量无限。自动售货机允许投入1元，2元，5元硬币：当总币值等于顾客需要的商品单价时，机器送出需要的商品：若总币值大于顾客需要的商品单价时，机器除提供所需商品外，并将余币退出；若总币值小于顾客需要的商品单价时，机器退出顾客投入的硬币。设机器内1元和2元的找零硬币无限。3每次投币的时间有限制，不得超过30秒，在时间到时，总币值不足顾客购买的商品单价时，自动售货机按不足钱数处理，退还全部硬币。或者在设定时间内，总币值不足顾客购买的商品单价时，若需要取消交易则可按取消键，售货机按不足钱数处理，退还全部硬币。4当顾客完成一次购买后或按错按钮后，需要设置一个重新开始按钮，使整个系统恢复到初始状态。5顾客一次只能购买一种商品的一个，若需要更多商品，需要重复操作4。3.1.2 总体思想自动售货机包括四个商品，依据四种商品分别设为四个按钮，A1,A3,A4,A8。当顾客选择其中的一种商品时，售货机发送出一个信号按钮不再生效，用一个LED灯显示。设置三个按钮：a1,a2,a5来表示投入的硬币是1元、2元、5元。当顾客投入的硬币大于或等于售价时将不再接受硬币，用一个LED灯显示。当顾客确定某种商品且投入了足额的硬币，投币时限到时，投币窗口找零，用七段显示管显示找零数，同时送出商品，指示灯out亮5。3.1.3 控制状态的设计此售货机分为三种状态：初始状态，投币状态，找零状态。1初始状态：当售货机通电后进入初始状态，顾客购买时，可根据选择xuan_rg,xuan_yl,xuan_hb,xuan_schb键购买商品，从而进入下一状态。当顾客购买错误或不再购买时按下start重新进入初始状态。2投币状态：在这个状态时xuan_rg,xuan_yl,xuan_hb,xuan_schb键失效。投入钱（1元，2元，5元），当投入硬币等于或者超过商品价格时进入下一状态。投币时间 为30秒超过30秒，售货机拒绝接受钱币。 3找零状态：投币结束，售货机自动判别总钱数，若在时限到来之际，总钱数少于顾客所需商品的单价，则退出钱币，用LED显示退钱数。若大于或等于商品数则通过控制系统找零，用LED显示找零数，送出商品6。3.1.4 设计流程图是是否否否是热狗饮料汉堡投币计算金额金额物价继续投币确认购买出货找零退币结束双层汉堡开始系统设计流程图,如图3-1所示。图3-1 系统设计流程示意图3.2 模块分类此售货机模块包括：投币处理模块，商品选择模块，投币模块，分频模块，控制器模块，计时模块，LED灯显示模块，找零模块，出货模块，如图3-2所示。图3-2 模块示意图3.2.1 投币模块自动售货机能够自动计算投入的钱币数目，需要提供一个寄存器来记录并保存投入的总币值。此模块有六个输入信号以及两个输出信号：qian1,qian2,qian5为不同数额钱币输入信号；en1为主控模块所发出的信号，当en1信号为1的时候，投币模块开始工作；reset为恢复初始信号，当reset信号为1 的时候投币模块不进行工作；en为给计时器的输出信号，当en为1的时候计时器开始工作；bi为输出的钱币数目。通过程序所得到的仿真图如下所示7。1当 reset输入为0，输入为5元2元1元时，输出结果为7。仿真结果如图3-3所示。 图3-3 reset输入为0时的仿真结果2当reset输入为1时，输入5元，2元，1元，bi输出应为0。仿真结果如图3-4所示。 图3-4 reset输入为1时的仿真结果3.2.2 商品选择模块自动售货机的商品选择模块，通过自动售货机上的四个选择按键完成商品选择，在接收到对应四个商品之一的一个选择信号时进行编译，将被选择的商品进行编码，输入到主控模块中，在主控模块中与所接受的钱币进行对与计算。输入信号为a1,a2，a3，a8。而xuan_rg,xuan_hb,xuan_yl,xuan_schb为四个输出信号，与出货模块连接。reset 与en2信号来自主控模块，当reset为1时模块进入初始状态，进行选择。当en2为1时，商品可以进行选择，当en2为0时，四个商品选择键无效8。商品选择模块如图3-5所示。图3-5 商品选择模块通过程序所得仿真结果如下：1当reset输入为1，en2输入为0，a8输入为1时，d输出应当为0，仿真结果如图3-6所示。图3-6 reset输入为1，en2输入为0，a8输入为1时的仿真结果2当reset输入为0，en2输入为0，a8输入为1时，d输出为0，仿真结果如图3-7所示。图3-7 reset输入为0，en2输入为0，a8输入为1时的仿真结果3当reset输入为0，en2输入为1,a8输入为1时，d输出为8,xuan_schb输出为1，仿真结果如图3-8所示。图3-8 en2输出为2时的仿真结果3.2.3 分频模块分频模块是用来将外来的时钟信号进行分频，由于硬件系统已经知道，选用的时钟信号是由外部的6MHZ的晶振提供的，通过分频模块进行分频以后将得到周期为1HZ的信号9。由于仿真所需时间过长，本文选择100.0ns为一周期的信号，分频后为6.0us为一周期的信号，时钟输入信号为clk，输出信号为newclk，分频模块如图3-9所示。图3-9 分频模块通过程序所得到的仿真结果如下：当clk第15输出为上升沿时，newclk输出为1，仿真结果如图3-9所示。 图3-10 newclk输出为1时的仿真结果3.2.4 计数模块由于课题要求自动售货机控制系统有定时系统，并限定在30s内完成投币，30s之后投币无效，因此需要设定一个计数模块对投币时间进行限制。en为接受信号，当投币开始时投币模块发出信号，计数模块开始工作，当计数到30时向控制模块发出t信号。Clr为控制器发送给计数模块的一个信号，当clr为1时，计数器归零。Clk为分频模块发送的时钟信号。计数模块如图3-11所示。 图3-11 计数模块3.2.5 出货模块出货模块是自动售货机给出相关货物的信号，本课题要求货物为四个商品，因此出货模块有5个输入信号，xuan_rg，xuan_sb，xuan_yl，xuan_schb，为所购商品的输入信号，en为控制模块所给的信号当en=1时出货模块开始工作，然后对顾客所选择货物进行出货10。出货模块有四个输出信号为所选择的货物的输出信号。出货模块如图3.12所示。图3-12 出货模块出货模块的仿真结果如下：1当输入信号en为1，xuan_rg信号为1时，chu_rg信号为1，仿真结果如图3-13所示。图3-13 chu_rg信号为1时的仿真结果2当输入信号en为0，xuan_rg信号为1时，chu_rg信号为0，仿真结果如图 3-14所示。图3-14 chu_rg信号为0时的仿真结果3.2.6 显示模块显示模块的作用是对购物结束后的所需找零数目进行显示。找零显示模块的输入端接收来自控制模块的输入信号，输出端外接LED显示灯，由于找零的数目为范围为0至8，因此只需要一个LED显示灯，输出信号为a,b,c,d,e,f,g。找零显示模块如图3-15所示。图3-15 显示模块当输入信号di为2时，g输出为1，f输出为0，e输出为1，d输出为1，c输出为0，b输出为1，a输出为1，仿真结果如图3-16所示。图3-16 di输入为2时的仿真结果3.2.7 主控模块主控模块为自动售货机控制系统的核心部分，在主控模块中将输入的钱币数目（b）与商品的价格(d)进行对比，然后进行找零并发出出货信号。输入信号t为计时信号，当时间超过30s时，商品不再接受货币。Clk为控制系统的时钟信号。输出信号di，c分别为找零显示模块的输入信号与找零信号。en为控制出货模块的信号，当en值为1时，确认出货模块可以输出商品。Start为复位信号，当start值为1时，自动售货机回到初始状态。Clr为计数模块的控制信号，当收货完成后，Clr输出为1，计数模块回到初始状态归零。en1与en2分别为投币模块与商品选择模块的控制信号，当en1为0时，投币模块不工作，当en2为0时商品选择模块不工作。主控模块如图3-17所示。图3-17 主控模块主控模块的仿真结果如下：1当start输入为0，t输入为0，b输入为5，d输入为4时，c输出为1，clr输出为1，en输出为1，en1输出为1，reset输出为1，仿真结果如图3-18所示。图3-18 c输出为1，clr输出为1，en输出为1，en1输出为1，reset输出为1时的仿真结果。2当start输入为0，t输入为1时，b输入为5，当输入为4时（b=d），c输出为1，en输出为0，en1输出为0，clr输出为1，en2输出为0，仿真结果如图3-19所示。图3-19 c输出为1，en输出为0，en1输出为0，clr输出为1，en2输出为0 时的仿真结果。4 结果分析与讨论通过设计简单的自动售货机，详细了解了自动售货机的投币模块，商品选择模块，主控模块等模块的软件设计与实现主要功能的模块的仿真。经过仿真与实践，整个系统的工作稳定可靠，具有较强的适应性，当需要增加商品时，此控制系统只需增加相对的输入信号，硬件原有的电路不应改变，因此在自动售货机行业可以得到广泛的应用。不过缺点是只能完成相对比较简单的自动售货机功能，实现金额计算，发放商品，找零，退币等功能。由于其中是商品存货无限，找零无限，因此不会出现找零钱币与商品存货的不足的情况。解决办法是通过增加模块，与输入信号来解决。仿真过程中遇到的问题主要有:1、在仿真过程中由于原有时钟信号分频模块仿真时间过长，因此用频率相对较小的晶振进行代替仿真。2、仿真过程中找零所得钱币数目不能达到预期效果，通过调整主控模块程序已得到解决。参考文献1 袁亚恒，周伟.基于VHDL的自动售货机设计J,武汉理工大学学报，武汉：信息管理工程版，2007.32 宋潇，李佩佩，韩莹莹.自动售货机控制设计J,科技信息,机械与电子,2009.33 谭卫泽,徐畅.面向FPGA器件的VHDL语言优化设计方法J,南宁职业技术学院学报.2008.44 陈志刚.VHDL语言在电路设计中的优化J, 电子测试.2008.95 周润雅等.基于QuartusII的FPGA/CPLD数字系统设计实例M,北京：电子工业出版社，2007.56 姜雪松，吴钰淳，王鹰.VHDL设计实例与仿真M,北京：机械工业出版社，2006.37 徐光军，徐光辉.CPLD/FPGA的开发与应用M,北京：电子工业出版社，2002.108 PETER R. WILSON. UNDERSTANDING THE FPGA DESIGN FLOW, Electronics world,2008.110L.M. Wu; W.B.Hu;N.H.Lai; G.T. Wang The Reconfigurable Embedded Nc System Based On FpgaM,Key Engineering Materials .2009.19 Mark D. Birnbaum .Essential electronic design automation (EDA). China Machine Press, 2005.910 Rusdiansyah A, Tsao D B.An integratedmodel of the periodic delivery problems for vending - machine supp ly chains J .Journal of Food Engineering, 2005.7致 谢本课题在选题及研究过程中得到朱永琴老师的亲切关怀和悉心指导下完成的。她严肃的科学态度，严谨的治学精神，精益求精的工作作风，深深地感染和激励着我。从课题的选择到项目的最终完成，朱老师都始终给予我细心的指导和不懈的支持。在此谨向朱老师致以诚挚的谢意和崇高的敬意。同时我要感谢同学们对我做毕业设计期间的帮助，由于他们的热情帮助促使我能在规定时间内完成我所做的课题，对于同学们的帮助我深怀感激之情。附录1：硬件原理图附录2：软件程序投币模块主要程序如下： library ieee；use ieee.std_logic_1164.all；entity toubi is port (a1,a2,a5,en1,clk,reset:in std_logic； bi：out integer range 0 to 15； en： out std_logic); end toubi；architecture a of toubi issignal state:integer range 0 to 1；beginprocessvariable qian：integer range 0 to 15；beginwait until clk=1and clk event；if reset=1 then state=0；bi=0；qian:=0；enif en1=1 then if a1 =1 then state=1；bi=1；qian：=1；en=1；elsif a2=1 then state=1；bi=2; qian：=2；en=1；elsif a5=1 then state=1；qian:=5；bi=5；enif en1=1 then if a1=1 then qian：=qian+1；bi=qian；en=1；elsif a2=1 then qian：=qian+2；bi=qian；en=1；elsif a5=1 then qian:=qian+5；bi=qian；en=1；end if；商选择模块主要程序如下：library ieee；USE ieee.std_logic_1164.ALL；ENTITY yima ISPORT ( a1,a3,a4,a8,en2,reset : INSTD_LOGIC;xuan_rg,xuan_yl,xuan_hb,xuan_schb:OUT STD_LOGIC； d: OUT integer range 0 to 8 )；END yima；ARCHITECTURE a OF yima ISBEGINprocess(a1,a3,a4,a8)beginif reset=0 thenif a1=1 and en2=1 then d=1；xuan_rg=1； xuan_yl=0；xuan_hb=0；xuan_schb=0；elsif a3=1thend=3；xuan_yl=1；xuan_rg=0；xuan_hb=0；xuan_schb=0；elsif a4=1 and en2=1 then d=4； xuan_hb=1；xuan_yl=0；xuan_schb=0；elsif a8=1 and en2=1 then d=8；xuan_schb=1；xuan_yl=0；xuan_rg=0；xuan_hb=0；else d=0;xuan_schb=0;xuan_yl=0;xuan_rg=0；xuan_hb=0；end if;else d=0;xuan_schb=0;xuan_yl=0;xuan_rg=0;xuan_hb=0;end if;end process；END a；分频模块主要程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fenpi ISPORT(CLK:IN STD_LOGIC;NEWCLK:OUT STD_LOGIC);END fenpi;ARCHITECTURE a OF fenpi ISSIGNAL Q:INTEGER RANGE 0 TO 14;SIGNAL DIVCLK: STD_LOGIC;BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1 THEN IF Q 14 THEN Q =Q+1;ELSE DIVCLK = NOT DIVCLK;Q =0;END IF;END PROCESS;NEWCLK = DIVCLK;END a;计数模块主要程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jishu isport(clk,en,clr: in std_logic;t: out std_logic);end jishu;architecture a of jishu issignal bcd1n: std_logic_vector(3 downto 0);begin if (clr=1) thenbcd1n=0000;elsif(clkevent and clk=1) thenif (en=1) thenif (bcd1n=1001) then bcd1n=0000;elsebcd1n=bcd1n+1;end if;end process;process (clk,en,clr)beginif(clr=1) thencd10n=000;elsif (clkevent and clk=1) thenif (en=1 and bcd1n=1001) thenif (bcd10n=011) then bcd10n=000; elseif (en=1 and bcd10n=011) then t=1; else t=0; end if;end process; end a;此段程序为十位计数的情况，当bcd为011（30）时发生进位，然后bcd10n归零。出货模块主要程序如下：library ieee;use ieee.std_logic_1164.all;ENTITY chuhuo ISPORT(xuan_rg,xuan_hb,xuan_yl,xuan_schb,en3 : INSTD_LOGIC;chu_rg,chu_hb,chu_yl,chu_schb:OUTSTD_LOGIC);END chuhuo;ARCHITECTURE a OF chuhuo ISBEGINprocessbegin if en3=0 thenchu_rg=0; chu_hb=0;chu_schb=0;chu_yl=0;else if xuan_rg=1thenchu_rg=1; chu_hb=0;chu_schb=0;chu_yl=0;elsif xuan_hb=1 thenchu_rg=0; chu_hb=1;chu_schb=0;chu_yl=0;elsif xuan_schb=1 thenchu_rg=0; chu_hb=0;chu_schb=1;chu_yl outp:=1111110;WHEN 1 = outp:=0110000;WHEN 2 = outp:=1101101;WHEN 3 = outp:=1111001;WHEN 4 = outp:=0110011;WHEN 5 = outp:=1011011;WHEN 6 = outp:=1111110;WHEN 7 = outp:=1011111;WHEN 8 = outp:=1111111;WHEN 9 = outp:=1111011;WHEN OTHERS = null;END CASE; a = outp(0); b = outp(1); c = outp(2); d = outp(3); e = outp(4); f = outp(5); g = outp(6);end process;END a;主控模块主要程序如下：library ieee;use ieee.std_logic_1164.all;package state_pack istype state is(qa,qb);end state_pack;library ieee;use ieee.std_logic_1164.all;use work.state_pack.all;entity zhukong isport(start,clk,t:in std_logic; d,b:in integer range 0 to 13;en1,en2, reset, clr,en3:out std_logic;c:out integer range 0 to 13;di:out integer range 0 to 9);end zhukong;architecture a of zhukong issignal current_state:state:=qa;beginprocessvariable var:integer range 0 to 13;beginwait until clk=1 and clkevent;if start=1 thencurrent_state=qa;c=b; en1=0; reset=1;en2=0;clr=1;en3=0;di if d=0 thencurrent_state=qa; en1=0;en2=1;clr=0;c=0;reset=0;di=0;else current_state=qb; var:=d; en2=0;指导教师评语（主要评价论文的工作量、试验数据的可靠性、论文的主要内容与特点、写作水平等）：论文的工作量：试验数据的可靠性：论文的主要内容与特点、写作水平： 签 名： 年 月 日答辩委员会评语及论文成绩（主要评价论文的性质、难度、质量、综合训练、答辩情况、不足等。评定论文成绩）：论文的性质、难度、质量：学生的综合训练、答辩情况、不足等：论文成绩：主任委员签名： 年 月 日.21.56附件1： 大学本科毕业论文（设计）工作程序要求阶段工作程序及要求完成时间第一阶段（准备阶段）（一）确定题目和指导教师1.学院（系）成立毕业论文（设计）领导小组；2.学院（系）向教师（具有讲师以上职称或具有研究生学历的助教）分派指导论文（设计）任务，院（系）公布备选题目一览表；3.学院（系）召开指导教师和学生参加的毕业论文（设计）布置大会；4.学生根据自己的专业兴趣、学术特长选定论文题目，确定指导教师，也可与指导教师协商后确定论文题目；5.学院（系）将选题结果汇总成表，报教务处实践教学科备案。每学年第一学期第8周前（二）做好论文开题、写作的准备工作1.指导教师向学生传达毕业论文（设计）要求及有关管理规定，师生沟通交流课题任务，使学生正确理解课题，为开题做准备；2.学生确定论文题目后，应在指导教师的指导下进行文献检索、实习调研以及实验等论文前期准备工作。每学年第一学期第8周以后第二阶段（开题及写作阶段）（三）做好开题报告教研室组织教师指导学生做好开题报告，院（系）检查开题情况，教务处抽查。每学年第二学期第2周前（四）认真进行毕业论文（设计）指导、检查工作。1指导教师做好指导工作，定期检查学生的工作进度和质量，及时解答和处理学生提出的有关问题；2学院（系）要随时了解、检查论文写作进展情况，及时研究协调处理毕业论文写作过程中的有关问题。每学年第二学期（五）毕业论文中期检查教研室组织中期毕业论文检查工作，做好记录，学生须向指导教师汇报工作进度和工作质量，并填写中期检查表。每学年第二学期第8周第三阶段（评审答辩阶段）（六）指导教师评定毕业论文答辩前一周，学生将毕业论文交指导教师，指导教师需认真审阅，写出评语和评分。每学年第二学期第13-14周（七）评阅老师评阅毕业论文学院（系）或教研室安排有关教师，详细评阅每个学生的毕业论文，给出评分。（八）组织答辩学院（系）成立答辩委员会，组织答辩小组对学生进行论文答辩，答辩日程安排通知教务处，并做好答辩记录，给出答辩成绩。每学年第二学期第15周前（九）综合评定成绩学院（系）组织专门人员检查评分标准执行情况，进行成绩汇总和统计；毕业论文成绩及时报送教务处。每学年第二学期第15周前（十）毕业论文归档管理学院（系）收集并整理归档毕业论文有关材料，包括鉴定表（2份）、开题报告（1份）、中期检查表（1份）、评分表（1份）、论文（设计）（1份）及相应电子文档，填写本科生毕业论文（设计）工作总结表，一份交教务处实践教学科。每学年第二学期第16周前（十一）校级优秀毕业论文评选每学年第二学期第17周前注：1.提前或推延进行毕业论文（设计）的，各阶段要求相同，日程自定；2.毕业论文（设计）工作三个阶段时间安排，可根据各专业特点适当调整。 附件2： 大学本科毕业论文（设计）撰写规范一、毕业论文（设计）文本结构毕业论文（设计）主要由8个部分组成：封面；目录；题目；中外文摘要；正文；参考文献；谢辞；附录。二、毕业论文（设计）各部分规范1. 封面封面按学校规定的格式填写，包括论文（设计）题目、作者姓名、指导教师姓名、学科专业等内容。2. 目录目录由毕业论文（设计）各部分内容的顺序号、名称和页码组成，目次中的内容一般列出二级标题即可。目录应该用“”连接名称与页码。3. 题目论文（设计）题目要恰当、简明、凝练，能够反映论文的主题及其内容，做到文、题贴切。题目中不使用非规范的缩略词、符号、代号和公式，通常不采用问话的方式。题目所使用的词语应当考虑到有助于选择关键词和编制题录、索引等。题目的中文字数一般不超过20个字，外文题目不超过10个实词，中外文标题应一致，居中编排格式。4. 中外文摘要及关键词摘要是对毕业论文（设计）内容不加注释和评论的简短陈述。摘要主要是说明研究工作的目的、方法、结果和结论。摘要应具有独立性和自含性，即不阅读全文，就能获得毕业论文（设计）必要的信息，使读者确定有无必要阅读全文。摘要中应用第三人称的方法记述论文的性质和主题，不使用“本文”、“作者”等作为主语，应采用“对进行了研究”、“报告了现状”、“进行了调查”等表达方式。排除在本学科领域已成为常识的内容，不得重复题目中已有的信息。语句要合乎逻辑关系，尽量同正文的文体保持一致。结构要严谨，表达要简明，语义要确切，一般不再分段落。对某些缩略语、简称、代号等，除了相邻专业的读者也能清楚理解的以外，在首次出现处必须加以说明。摘要中通常不用图表、化学结构式以及非公知公用的符号和术语。毕业论文（设计）的摘要包含中文摘要和外文摘要。中文摘要字数约为200300字，外文摘要约为200300个实词。关键词（Keywords）是为了文献标引，从汉语主题词表或论文中选取出来，用以表示全文主题内容信息的词语或术语。关键词不宜用非通用的代号和分子式。关键词一般为36个。关键词的排序，通常应按研究的对象、性质（问题）和采取的手段排序。中文关键词两词之间应留出一个汉字的空间，不加任何标点符号；外文关键词之间用分号隔开。5. 正文毕业论文（设计）的正文包括前言（引言）、正文、结论三个部分。外语类专业毕业生必须用所学专业外语撰写。毕业论文（设计）的篇幅一般6000字左右。(1)前言（引言）前言（引言）主要说明研究工作的目的、范围，对前人的研究状况进行评述分析，阐明研究设想、研究方法、实验设计、预期结果、成果的意义等。(2)正文正文是对研究工作与研究内容的详细表述，一般由标题、文字、表格或公式等部分组成。该部分要运用选定的研究方法分析问题、论证观点，尽量反映出研究能力和学术水平。正文是毕业论文（设计）的核心部分，占据主要篇幅。正文是论文的主体，要求观点清晰、论点正确、论据可靠、论证严密、层次清楚。正文中的图表和计量单位要规范。图须有序号、图题、图例、量和单位，图序号须用阿拉伯数字，与图题空 1 格，写在图下方；表格采用 3线表，表头线和表尾