湘潭大学2011级EDA考试试卷.doc

附件3说明： 本试卷将作为样卷直接制版胶印，请命题教师在试题之间留足答题区域。 制卷人签名： 制卷日期： 审核人签名： 审核日期： 装 订线 湘潭大学2013年下学期2011级 EDA技术 课程考试试卷（A或B卷） 适用年级专业 电子信息工程、通信工程 考试方式 闭卷 考试时间 120 分钟学院 班级 学号 姓名 题号一二三四五六七八总分阅卷教师得分得分一、填空题（20分）1、EDA的含义是：_VHDL的含义是:_(2分)2、请列出三个VHDL语言的数据类型，例如实数数据类型，位数据类型等。（3分）_，_，_。3、VHDL的运算符中，优先级别最低的是_，优先级别最高的是_。（2分）4、试定义一个变量a,数据类型为4位标准逻辑矢量：_。（2分）5、在VHDL的数据对象中，_、_可以被多次赋予不同的值，只能在定义时赋值的是_。（3分）6、VHDL的子程序有_和_两种。（2分）7、VHDL源程序的文件名应于_相同，否则无法通过编译。8、设D0为0，D1为0，D2为1，D3为0,D3&D2&D1&D0d的运算结果是_。(2分)9、在QuartusII软件中，文本编辑文件的后缀名是：_;波形文件的后缀名是：_。（2分）得分二、简答题（20分，共4题，每题5分。）1、简述CPLD与FPGA的异同，在实际应用时该如何选择？（5分）2、简述VHDL语言与计算机c语言的区别。（5分）3、简述WHEN-ELSE条件信号赋值语句和IF-ELSE顺序语句的异同。（5分）4、简述QUARTUS的设计流程。（5分）得分三、VHDL程序设计题：（60分）1、用并行信号赋值语句设计4选1数据选择器。（10分）2、编写一个数值比较器的VHDL程序的进程，要求使能信号g低电平时比较强开始工作，输入信号p=q，输出equ为0，否则为1。（10分）3、在程序包中设计一个功能为四舍五入的过程。（10分）4、设计一个异步清零的10进制计数器，并在数码管上显示。（15分）5、设计一个由6个触发器构成的异步计数器，采用元件例化的方式生成。（15分）2013下参考答案一1：电子设计自动化，硬件描述语言2：整型(integer)，标准逻辑位(std_logic),标准逻辑位矢量(std_logic_vector)（等等） 布尔型(boolean)，位矢量型(bit_vector)，字符型(character)，字符串型(string)，时间型(time) 文件型(files)3：AND(OR NAND NOR XOR XNOR)（逻辑运算符）；*(ABS NOT)4：variable a:std_logic_vector(3 downto 0);或者variable a:std_logic_vector(0 to 3)5:信号，变量；常量6：函数和过程7：实体名8：01009：vhd;vwf 二：1：CPLD更适合完成各种算法和组合逻辑,FPGA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术,无需外部存储器芯片,使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法复杂。2：VHDL是硬件描述语言，面向硬件的。用于CPLD、FPGA等大规模可编程逻辑器件的。而C语言主要是面向软件的，是计算机编程。适用于普通计算机的，以及单片机、DSP等3：答：WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现； 是并行语句，必须放在结构体中。IF_ELSE顺序语句中有分号；是顺序语句，必须放在进程中。4：建立工作库文件夹；输入设计项目原理图/VHDL文件；将设计项目设置成PROJECT；选择目标器件；编译；建立仿真波形文件；引脚锁定并编译；编程下载/配置。三：1：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUX4 IS PORT（IN0，IN1，IN2，IN3：IN STD_LOGIC; A , B: IN STD_LOGIC; Y : OUT STD_LOGIC);END ENTITY MUX4;ARCHITECTURE ART OF MUX4 ISSIGNAL sel :STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN sel =B&A ; Y=IN0 WHEN sel=“00” ELSE IN1 WHEN sel=“01” ELSE IN2 WHEN sel=“10” ELSE IN3 WHEN sel=“11” ELSE 0;END ARCHITECTURE ART; 2：process(p,q) begin if g=0 then if p = q then equ_tmp = 0; else equ_tmp = 1; end if; else equ_tmp = 1; end if;End process;3:LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;PACKAGE MYPACK IS FUCTION SUM (A:IN STD_LOGIC_VECTOR(3 DOWNTO 0;B: OUT STD_LOGIC) RETURN STD_LOGIC_VECTOR(3 DOWNTO 0) IS END MYPACK;PACKAGE BODY MYPACK IS FUCTION SUM (A:IN STD_LOGIC_VECTOR(3 DOWNTO 0;B: OUT STD_LOGIC) RETURN STD_LOGIC_VECTOR(3 DOWNTO 0) ISBEGIN IF A=”0100”AND A”0100” THEN B= 0 ; ELSE B=1;END IF;RETURN B;END FUCTION SUM;END MYPACK;4:LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY counter2 ISPORT(clk, clr,: INSTD_LOGIC;count:out STD_LOGIC_VECTOR(2 downto 0); ledout : OUTSTD_LOGIC_VECTOR(6 downto 0);END counter2;ARCHITECTURE a OF counter2 ISSIGNALcnt: STD_LOGIC_VECTOR(3 downto 0);SIGNALled: STD_LOGIC_VECTOR(6 downto 0);BEGINPROCESS (clk,clr)BEGINIF clr = 1 THENcnt 0);ELSIF (clkEVENT AND clk = 1) THENIF cnt = 1001 THEN cnt = 000;ELSE cnt = cnt + 1;END IF;END IF;END IF;END PROCESS;COUNT=cnt;ledout = NOT led; with cnt select led= 1111001 when 001, -1 0100100 when 010, -2 0110000 when 011, -3 0011001 when 100, -4 0010010 when 101, -5 0000010 when 110, -6 1111000 when 111, -7 1000000 when others; -0END a;5LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY d_ff ISPORT ( d, clk_s : IN STD_LOGIC ; q : OUT STD_LOGIC ; nq : OUT STD_LOGIC );END ENTITY d_ff;ARCHITECTURE a_rs_ff OF d_ff ISBEGINbin_p_rs_ff : PROCESS(CLK_S) BEGIN IF clk_s = 1 AND clk_sEVENT THEN q = d; nq = NOT d; END IF; END PROCESS;END ARCHITECTURE a_rs_ff;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY cnt_bin_n isPORT (q : OUT STD_LOGIC_VECTOR (0 TO 5); in_1 : IN STD_LOGIC );END ENTITY cnt_bin_n;ARCHITECTURE behv OF cnt_bin_n ISCOMPONENT d_ff PORT(d, clk_s : IN STD_LOGIC; Q, NQ : OUT STD_LOGIC);END CO