§6时序逻辑电路.ppt

1,6 时序逻辑电路,(1) 掌握时序逻辑电路的基本概念 (2) 掌握同步时序逻辑电路的分析和设计方法 (3) 掌握典型集成时序逻辑电路的功能和应用 (4) 了解可编程逻辑器件的基本结构和工作原理,一、教学基本要求,2,二、本章重点与难点,(1) 时序逻辑电路的概念和逻辑功能的四种表达方式； (2) 时序逻辑电路的分析和设计方法； (3）常用集成时序逻辑电路的功能和应用。,重点：,(1) 时序逻辑电路设计（初始状态流程建立、状态合并等）； (2) 可编程逻辑器件的电路结构。,难点：,6 时序逻辑电路,3,6.1 时序逻辑电路的基本概念 6.1.1时序逻辑电路的模型与分类 6.1.2时序逻辑电路功能的表达 6.2 同步时序逻辑电路分析 6.2.1 分析同步时序逻辑电路分析的一般步骤 6.2.2 同步时序逻辑电路分析举例 6.3 同步时序逻辑电路设计 6.3.1 设计同步时序逻辑电路分析的一般步骤 6.3.2 同步时序逻辑电路设计举例 6.4 异步时序逻辑电路分析 6.5 若干典型的实现逻辑集成电路 6.5.1 寄存器与移位寄存器 6.5.2 计数器,三、主要教学内容,6 时序逻辑电路,4,6.1 时序逻辑电路的基本概念,6.1.1 时序电路的定义、模型和分类,时序电路的定义： 时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还 与电路原来的状态有关，称为。,(2) 时序电路模型,输入信号,输出信号,存储电路 的输入,输出状态,电路由组合电路和存储电路两部分组成。,电路存在反馈。,结构特征:,5,(3) 时序电路的分类,6.1.1 时序电路的定义、模型和分类,时序电路类型：,同步时序逻辑电路,异步时序逻辑电路,电平控制型,同步时序逻辑电路定义（P 247） ：,异步时序逻辑电路定义（P 247）：,脉冲控制型,米利型：,穆尔型：,若电路中各存储单元没有统一的时钟脉冲，或没有时钟脉冲，各存储单元的状态更新不是同时发生的，则这种电路称为异步时序电路。,电路中各存储单元状态的转换是在同一时钟源的同一脉冲边沿作用下同步进行的，状态更新是同时发生的，则这种电路称为。,脉冲控制型,米利型：,穆尔型：,米利型：,穆尔型：,6,6.1.2 时序电路功能的表达,功能的表示方式： 逻辑方程组、状态表、状态图、时序图4种表示方式，而且这四种表示方法在本质上是相同的，可以互相转换。,时序电路的逻辑功能：是指逻辑电路的输出Y、次态 和电路的输入A、现态 间的逻辑关系。,方程组：是和逻辑电路图直接对应的函数式表达形式，贯穿于时序电路分析与设计的始终。,状态表、状态图：是以表格和图形的形式，描述整个时序电路的状态转移规律和输出变化规律，使电路的逻辑功能一目了然。,时序图：便于进行波形观察，在实验调试中最适用。,四种描述方法都是分析和设计的基本工具，应深刻理解，牢固掌握。,7,6.1.2 时序电路功能的表达,1. 逻辑方程组,时序逻辑电路的方程有：,输出方程,状态方程,激励方程（驱动方程）,时钟方程,在同步时序逻辑电路中，由于各存储单元的时钟为同一时钟源的同一脉冲边沿，所以其时钟方程可以省略。,3组方程,8,【例题6-1】：写时序电路的逻辑方程组,(1) 输出方程,(3) 状态方程,(2)激励方程（驱动方程）,注：,Qn+1: 次态（触发器状态发 生变化之后的状态); Qn: 现态（状态变化之前);,9,2. 状态表,反映时序逻辑电路的输出Y、次态 和电路的输入A、现态 对应取值关系的表格称为状态表。如表6.1.1所示。,6.1.2 时序电路功能的表达,0 0 0 0,0 0 0 0,/0 /1 /1 /1,1 0 1 0,0 1 1 1,(c) (b) (d) (b),/0 /0 /0 /0,(a) (a) (a) (a),10,3. 状态图,反映时序逻辑电路状态转换规律及相应输入、输出取值关系的图形称为状态图，如下图6.1.2所示。,00(a)/0,10(c)/0,00(a)/1,00(a)/1,00(a)/1,01(b)/0,11(d)/0,01(b)/0,6.1.2 时序电路功能的表达,0/0,1/0,0/1,1/0,0/1,1/0,0/1,1/0,A/Y,11,Y,6.1.2 时序电路功能的表达,4. 时序图,00(a)/0,10(c)/0,00(a)/1,00(a)/1,00(a)/1,01(b)/0,11(d)/0,01(b)/0,12,【解析题1】：P319 题6.1.5,【解】：,Z: 011010,6 典型习题解析,图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01,当序列A100110(自左至右输入）时，求该电路输出Z的序列。,13,已知某时序电路的状态表如表题6.1.6所示，输入为A,试画出它的状态图。 如果电路的初始状态在b，输入信号A依次是 0、1、0, 1、1、1、1，试求其相 应的输出。,【解析题2】：P320 习题6.1.6,解(2): 初始状态在b,输入信号A依次是0、1、0, 1、1、1、1时其相应的输出Z.,输出Z: 1010101,6 典型习题解析,14,6 典型习题解析,【解析题3】：P320 题6.1.8,6.1.8 已知状态表如表题6.1.8所示，若电路的初始状态为 输入信号A波形如图题6.1.8所示，输出信号为Z，试画出的 波形（设触发器对下降沿敏感)。,【解】：,15,6.2 时序逻辑电路的分析,6.2.1 分析同步时序电路的一般分析步骤,电路图,时钟方程 驱动方程 输出方程,状态方程,状态表 状态图 或时序图,判断电路逻辑功能,1,2,3,5,计算,4,16,6.2.2 同步时序逻辑电路分析举例,【例1】:试分析如图所示时序电路的逻辑功能。,【解】：,J2=K2=X Q1,J1=K1=1,Y=Q2Q1,(1)写逻辑方程：,输出方程:,激励方程:,J2=K2=X Q1,J1=K1=1,状态方程:,将激励方程代入(JK 触发器)特性方程得状态方程:,整理得：,FF2：,FF1:,17,6.2.2 同步时序逻辑电路分析举例(续),(2)列出其状态表:,Y=Q2Q1,状态表,1 1,1 0,0 1,0 0,X=1,X=0,1 0 / 1,/ 1,0 1 / 0,/ 0,0 0 / 0,/ 0,1 1 / 0,/ 0,(3)画出状态图:,0 1 1 0,1 0 1 0,18,6.2.2 同步时序逻辑电路分析举例(续),(4)根据状态表，画出波形图:,1 0,0 1,1 1,0 0,1 1,0 1,1 0,0 0,(5)确定电路的逻辑功能:,X=0时：,电路进行加1计数.,X=1时:, 电路进行减1计数.,电路功能：可逆计数器,Y可理解为进位或借位端。,Y=Q2Q1,0 0,米利型：,19,6.2.2 同步时序逻辑电路分析举例-2,【例2】:分析图所示的同步时序电路,激励方程,【解】：,(1)写逻辑方程：,状态方程,(2)列出其状态表:,状态表,输出方程,1 1 1,1 1 0,1 0 1,1 0 0,0 1 1,0 1 0,0 0 1,0 0 0,0 0 1 1 0 0 1 1,0 1 0 1 0 1 0 1,1 0 0 0 1 0 0 0,20,6.2.2 同步时序逻辑电路分析举例-2,(3)根据状态表画出状态图,电路具有自启动能力。,结论：如何判断电路是否具有自启动能力？,方法：画出完整的状态图(包括所有状态)，在任何无效状态下都能进如有效循环,则具有自启动能力。,21,6.2.2 同步时序逻辑电路分析举例-2,(4)画出时序图,(5)确定电路的逻辑功能:,该电路为脉冲分配电 路，或节拍脉冲产生器.,22,6.2.2 同步时序逻辑电路分析举例-3,分析下图所示同步时序逻辑电路，试画出在CP时钟脉冲信号作用下，电路L1L4的波形图，并确定电路逻辑功能。（设各触发器初态均为0）,【解】：,【例3】：,激励方程：,(1)写逻辑方程：,23,6.2.2 同步时序逻辑电路分析举例-3,状态方程：,24,6.2.2 同步时序逻辑电路分析举例-3,输出方程：,25,6.2.2 同步时序逻辑电路分析举例-3,(2) 列出其状态转换表:,/ 0 1 1 1,/ 1 0 1 1,/ 1 1 1 0,/ 1 1 0 1,/ 0 1 1 1,/ 1 0 1 1,/ 1 1 0 1,/ 1 1 1 0,0 0 0 1 0 0 0 0,0 1 1 0 0 1 1 0,1 0 1 0 0 1 0 1,26,6.2.2 同步时序逻辑电路分析举例-3,(3)根据状态表画出状态图,/1110,27,6.2.2 同步时序逻辑电路分析举例-3,(5) 确定逻辑功能：,电路为五进制计数器。,(4)电路自启动能力的确定:,本电路具有自启动能力。,28,讨论内容：,1、时序逻辑电路的设计方法 2、同步时序逻辑电路的设计一般步骤 3、设计举例 4、同步时序逻辑电路设计中的要点,6.3 同步时序逻辑电路的设计,29,6.3 同步时序逻辑电路的设计,时序逻辑电路设计 ?,逻辑器件的选择?,时序逻辑电路设计（时序逻辑电路综合），是根据给定的逻辑功能需求，选择适当的逻辑器件，设计出满足逻辑功能要求的电路，并力求最简,这一设计过程称之为。,1.选用小规模集成电路(SSI)，即触发器和逻辑门电路设计时序逻辑电路。,2.选用中、大规模集成电路(MSI, LSI）设计时序逻辑电路。,3.选用可编程逻辑器件设计时序逻辑电路。,时序逻辑电路的设计方法,30,6.3.1 设计同步时序电路的一般步骤,电路图,状态表 状态图 时序图,判断电路逻辑功能,1,2,3,计算,时钟方程 输出方程 驱动方程 状态方程,设计要求(功能),原始状态图或表,状态化简,画电路图,检查电路能否自启动,驱动方程、输出方程,状态分配,选择触发器,1,2,3,4,5,6,7,回顾：分析步骤,否,实验验证,能,合并重复状态,对状态进行二进制编码,确定触发器类型和个数,*,进行逻辑抽象,*,*,31,【例1】：,6.3.2 同步时序电路设计举例(1),【解】：,设计一序列编码检测器，当检测到输入信号出现110序列 编码时（按自左至右的顺序），电路输出为1，否则输出0。,第1步：由给定的逻辑功能建立原始状态图和原始状态表,（1）,确定输入、输出变量。,设：输入序列信号(A)；,输出检测结果（Y）;,设：电路状态为(S),确定电路所有可能出现的状态和状态之间的转换关系。,（2）,当输入信号为一个1时, 输出为0，记忆电路的状态为S1；,当输入信号为连续两个1时,输出为0，记忆电路的状态为S2；,当输入信号再连续两个1后，又输入一个0时，输出为1，记忆电路的状态为S3；,(3) 建立原始状态图和原始状态表,当输入信号为0时, 输出为0，记忆电路的状态为S 0；,32,6.3.2 同步时序电路设计举例(1),第2步：状态化简(合并等价状态),S0=S3,S0=S3,S2/0,S3/1,S2,S2/0,S0/0,S1,S1/0,S0/0,S0,A=1,A=0,次态/输出(Sn+1/Y),现态(Sn),S3,S1/0,S0/0,33,第3步：状态分配,状态分配（状态编码）：对每一个状态指定一个二进制代码。,根据：2n-1M2n,化简后的状态数M=3，,取n=2;,可选用两位二进制代码（00，01，10，11）中的三个代码，分别 表示： S0、S1、S2三个状态：,第4步：选择触发器的类型,选用SSI ：JK触发器(2个)。,S0（00）、S1（01）、S2（11）,被去掉10代码作为无关项或无效状态。,6.3.2 同步时序电路设计举例(1),34,表： 激励信号及输出信号的真值表,激励方程：,输出方程：,0 ,0 ,0 ,1 ,0 , 1,1 , 0, 1, 1, 0, 0,(1) 画触发器激励信号及输出信号的真值表(简称触发器的激励表);,(2) 画驱动信号及输出信号的卡诺图,(3) 由卡诺图求驱动信号方程、输出方程,*,6.3.2 同步时序电路设计举例(1),第5步：求各触发器的激励方程和输出方程,35,第6步：画逻辑电路,第7步：检查能否自启动能力,处理无效状态(10):,激励方程：,输出方程：,0/0,1/0,6.3.2 同步时序电路设计举例(1),36,6.3.2 同步时序电路设计举例(2),给定的逻辑功能的原始状态如图所示，试用D触发器设计逻辑电路。,【例2】：,例2解题步骤：,37,例2解题步骤：,第1步：由给定的原始状态图建立原始状态表,第2步：状态化简(合并等价状态),第4步：选择触发器的类型,第3步：状态分配,第6步：画逻辑电路,第7步：检查能否自启动能力,第5步：求各触发器的激励方程和输出方程,（选用3个D触发器）,6.3.2 同步时序电路设计举例(2),38,6.3.2 同步时序电路设计举例(2),状态化简,39,6.3.2 同步时序电路设计举例(2),状态分配,40,确定激励方程组和输出方程组,41,画逻辑电路,6.3.2 同步时序电路设计举例(2),42,6.3.2 同步时序电路设计举例(2),检查能否自启动能力,101 110 111,43,【例1】：用D触发器设计一个8421 BCD码同步十进制加计数器。,6.3.2 同步时序电路设计举例(3),【分析】：,对8421 BCD码进行加计数器。,【解】：,44,状态化简(合并等价状态),状态等价: 指在原始状态图中，如果有两个或两个以上的状态， 在输入相同的条件下： 不仅有相同的输出； 而且向同一个次态转换； 则称这些状态是等价的。,合并等价状态：凡是等价状态都可以合并。,45,6.4 异步时序逻辑电路的分析,讨论内容：,一、知识点回顾：,三、异步时序逻辑电路的分析实例,五、异步时序逻辑电路分析方法小结,四、实验验证,二、分析异步时序逻辑电路时特别须要注意的问题,46,一、知识点回顾,电路中各存储单元没有统一的时钟脉冲，各存储单元的状态更新不是同时发生的，则这种电路称为。,1. 异步时序逻辑电路？,2. 时序逻辑电路分析的一般步骤?,逻辑图,时钟方程 驱动（激励）方程 输出方程 状态方程,状态表 状态图 时序图,判断电路逻辑功能,1,2,3,计算,写方程式,判断,6.4 异步时序逻辑电路的分析,47,二、分析异步时序逻辑电路时特须注意的问题,1. 时钟方程：,分析状态转换时必须考虑各触发器的时钟信号,约定：,如果起作用时: 令cpn=1；如果不起作用时:令 cpn=0；,（注意：cpn不是一个逻辑变量）,对于上升沿触发器：仅在CPn：由01时 cpn=1，否则为cpn=0,2. 状态转换分析：状态转换必须依据触发信号的作用逐级推导确定。,3. 状态转换时间：每一次状态转换都有一定的时间延迟。,6.4 异步时序逻辑电路的分析,48,三、异步时序逻辑电路分析实例（1）,【例1】：分析图6.4.1所示的时序逻辑电路。,图6.4.1,分析：,该电路为异步时序逻辑电路,电路图,状态表 状态图 或时序图,判断电路逻辑功能,1,2,3,计算,时钟方程 激励方程 输出方程 状态方程,【解1】：,且为前沿触发。,写方程式,判断,49,例6.4.1的时序图,功能：该电路是一个异步二进制减法计数器，Z为借位信号。 缺陷：存在不确定状态，即竞争与冒险。,50,四、实验验证,五、异步时序逻辑电路分析方法小结,1.*只有加在各触发器CP 端上的信号有效时，触发器的状态 才有可能改变，否则触发器将保持原有状态不变（由状态表 反映）。,3. 实际应用中，还需注意状态转时的时间延迟作用。,2. 分析状态转换时，必须依据触发信号的作用逐级推导确定。,51,异步时序逻辑电路分析实例（2）,【例2】：分析图6.4.2所示逻辑电路。,图6.4.2,【解】：,【分析】：,该电路为异步时序逻辑电路。,52,【例2】解：,0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1,1 1 1 1 0 0 0 0,10100101,0 101 0 000,01100011,00011111,00010000,【例2】状态表,状态方程：,异步时序逻辑电路分析实例（2）,53,6.5 若干典型的时序逻辑集成电路,一、寄存器,二、移位寄存器,三、计数器,1. 寄存器工作原理,2. 典型集成寄存器 74HC/HCT374,2. 双向移位寄存器工作原理典型集成芯片74HC/HCT194,1. 基本移位寄存器工作原理典型集成芯片74HC/HCT164,1. 二进制计数器 74LVC161,2.二- 十进制计数器 74HC/HCT390,3. 用集成计数器构成任意进制计数器的方法,54,6.5.1 寄存器和移位寄存器,一、寄存器:,功能：在数字系统中用来存放二进制数据的逻辑部件称为。,1.由D触发器构成的寄存器,由8个高电平有效的 D触发器，构成的8位同步寄存器。,组成：由具有存储功能的触发器组成。寄存N位二进制数据，需要N个触发器。,（ 74HC/HCT374 ）,F0,F1,F7, 电路结构,使能端,时控端,55, 工作原理（ 74HC/HCT374 ）-1,当CP（上升沿）时：,1,0,存入数据；,F0,F1,F7,56,2.工作原理（ 74HC/HCT374）-2,输出为高阻状态。,当CP=0时，,0,保存数据。,1,当CP（上升沿）时：,存入数据；,57,74 HC/HCT374的功能表,使能端,时控端,58,3.工作模式:,二、移位寄存器,1.移位寄存器： 除了具有存储代码的功能，还具有移位功能的电路称为。,2.功能：存储代码、左右移位、串- 并转换、数值运算以及数据处理等。,4.电路组成:,工作模式,电路组成,1. 基本移位寄存器（74HC/HCT164 ）,（右移）, 电路结构,59, 基本右移移位寄存器工作原理,输入信号：DSI=D3D2D1D0,X,X,X,X,D3,输入信号传送方式; 从高位（D3）开始，依次传入。,1,设初态为：,第1个CP上升沿到来前： 输入信号为：,第1个CP上升沿到来时： 输出状态为：,60,DSI=D3D2D1D0由高位（D3）低位（D0）依次输入,D2,X,X,X,D3, 基本右移移位寄存器工作原理,第2个CP上升沿到来前： 电路状态为：,第2个CP上升沿到来前： 输入信号为：,第2个CP上升沿到来时： 输出状态为：,61,DSI=D3D2D1D0由高位（D3）低位（D0）依次输入,D1,D3,X,X,D2, 基本右移移位寄存器工作原理,第3个CP上升沿到来前： 电路状态为：,第3个CP上升沿到来前： 输入信号为：,第3个CP上升沿到来时： 输出状态为：,62,DSI=D3D2D1D0由高位（D3）低位（D0）依次输入,D0,D2,D3,X,D1, 基本右移移位寄存器工作原理,第4个CP上升沿到来前： 电路状态为：,第4个CP上升沿到来前： 输入信号为：,第4个CP上升沿到来时： 输出状态为：,63,基本触发器时序图,DSI=D3D2D1D0 =1101,1,1,1,1,1,1,1,0,0,1,64,（2）典型集成电路（74HC/HCT164）,65,2. 多功能双向移位寄存器,（1）多功能双向移位方案,66,集成芯片74HC/HCT194内部电路,（1）多功能双向移位典型集成电路,67,集成芯片74HC/HCT194功能表,68,6.5.2 计数器,在数字电路中，能够记忆输入脉冲个数的电路称为计数器。,计数器,二进制计数器,加法计数器,同步计数器,异步计数器,减法计数器,可逆计数器,加法计数器,减法计数器,可逆计数器,二 十进制计数器,N进制计数器,非二进制计数器,SSI,MSI,典型集成电路 74HC/HCT393,触发器和逻辑门,SSI,MSI,典型集成电路 74LV161,触发器和逻辑门,SSI,MSI,典型集成电路 74HC/HCT390,触发器和逻辑门,74LV161、,74HC/HCT390、,典型集成电路74HC/HCT4017,69,一、典型集成电路74LV161 （4位二进制计数器）,1. 74LVC161性能简介：P290,2. 74LVC161内部逻辑电路图：P291,3. 74LVC161功能：P292表6.5.6,4. 74LVC161应用：,70,二、用集成计数器构成任意进制计数器,1. M进制集成计数器构成N进制计数器,（1）若MN，只需一片M进制的集成芯片,方法一：用反馈凊零法将74LV161接成九进制计数器。,【例1】：,用74LV161接成九进制计数器。,方法二：用反馈置数法将74LV161接成九进制计数器。,方法三：用反馈预置数法将74LV161接成九进制计数器。,（2）若MN，则需要多个M进制的集成芯片,用74LV161接成50进制计数器,用两片74LS161级联成256进制计数器,71,对74LS161用反馈凊零法构成九进制计数器,SNS91001,【例1】:,注：D0D3可随意处理,72,【例2】:,注：D0D3必须都接0,SN-1S81000,用反馈置数端 置数,对74LS161用异步反馈置数法构成九进制计数器,73,【例3】:,SNS16D7S9,利用进位端