PCIe总线物理层的设计与验证.pdf

10701107011070110701 TN4TN4TN4TN4 1078490763107849076310784907631078490763 公开公开公开公开 代代代代号号号号 分 类 号分 类 号分 类 号分 类 号 学号学号学号学号 密级密级密级密级 题题题题（中、英文）（中、英文）（中、英文）（中、英文）目目目目PCIePCIe总线物理层的设计与验证总线物理层的设计与验证 DesignDesignDesignDesignandandandand VerificationVerificationVerificationVerification ofofofofPCIePCIePCIePCIe BusBusBusBus PhysicalPhysicalPhysicalPhysicalLayerLayerLayerLayer 作 者 姓 名作 者 姓 名作 者 姓 名作 者 姓 名张亮张亮指导教师姓名指导教师姓名指导教师姓名指导教师姓名、职务职务职务职务朱樟明朱樟明教授教授 学 科 门 类学 科 门 类学 科 门 类学 科 门 类工工 学学 提交论文日期提交论文日期提交论文日期提交论文日期二二一三年一三年三三月月 学科、专业学科、专业学科、专业学科、专业微电子微电子软件工程软件工程 独创性（或创新性）声明独创性（或创新性）声明 本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究 成果。尽我所知，除了文中特别加以标注和致谢中所罗列的内容以外，论文中不 包含其它人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或 其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做 的任何贡献均已在论文中做了明确的说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切相关责任。 本人签名：日期 关于论文使用授权的说明关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。本人保证毕 业离校后，发表论文或使用论文（与学位论文相关）工作成果时署名单位仍然为 西安电子科技大学。学校有权保留送交论文的复印件，允许查阅和借阅论文；学 校可以公布论文的全部或部分内容，可以允许采用影印、缩印或其它复制手段保 存论文。 （保密的论文在解密后遵守此规定） 本学位论文属于保密，在年解密后适用本授权书。 本人签名：日期 导师签名：日期 摘 要 摘 要 PCIExpress 是一个为未来多种多样的计算和通信平台而定义的高性能、通用 I/O 互连总线，是当前得到广泛应用的高速串行传输标准。它的高速数据传输速 率使得它有着极为广泛的发展前景。 而物理层作为 PCI Express 中最基本最底层的 传输结构，在整个 PCI Express 结构中占有举足轻重的地位。PCI-Express 总线的 物理层相对于 PCI 总线的物理层而言发生了重大变化， PCI-Express 是一种全新的 串行总线。串行总线数据传输避免了并行总线在高速传输过程中所面临的时序问 题，因此，与并行总线相比能够大大提高数据传输速度。 PCI Express 总线采用串行方式传输数据，它和原有的 ISA、PCI 和 AGP 总线 不同，这种传输方式不必因为某个硬件的频率而影响到整个系统性能的发挥。因 为 PCI Express 工作模式是一种称之为“电压差式传输”的方式。两条铜线，通过相 互间的电压差来表示逻辑符号 0 和 1。以这种方式进行资料传输，可以支持极高 的运行频率。 本文对 PCI Express 的物理层相关技术进行了详细分析， 并着重讨论了与物理 层相关的几项关键技术的的设计与验证。 关键词：PCIePCIe串行传输串行传输物理层物理层串并转换串并转换外围互连外围互连嵌入式时钟嵌入式时钟 Abstract Abstract PCI Expressisa high-performance, general-purpose I/O interconnect bus defined in a variety of computing and communications platforms,iscurrently widely used high-speed serial transmission standard. Its high-speed data transfer rate makesit extremely broad prospects for development. The physical layer as PCI Express basic underlying transport structure occupies a pivotal position in the entire structure of PCI Express. PCI-Express bus physical layer relative to the major changes have occurred in termsofthe physical layerofthe PCI bus, PCI Expressisa new serial bus. Serial bus data transfer from the parallel bus timing problems faced in the process of high-speed transmission, parallel bus can greatly improve the speed of data transmission. The PCIebusserial transmission of data,itand the original ISA, PCI and AGP bus, this transmission mode does not have to affect the overall system performance of the play becauseofa hardware frequency. PCI Expressisa working mode known as the approach of the voltage differential transmission. Two copper wires, represented by the voltage difference between logic symbols 0 and 1. In thisway,data transmission, can support thehighoperating frequency. The detailed analysis of PCI Express physical layer technology, and focusedon several key technologies related to the physical layer, channel alignment technology and clock tolerance compensation relating to the design and realization of the elastic buffer. Keywords:Keywords:Keywords:Keywords: PCIePCIePCIePCIeSerialSerialSerialSerial TransmissionTransmissionTransmissionTransmissionPHYPHYPHYPHYSerial-ParallelSerial-ParallelSerial-ParallelSerial-Parallel ConversionConversionConversionConversion EmbeddedEmbeddedEmbeddedEmbedded clockclockclockclock 目 录 目 录 第一章 绪论.1 1.1课题研究背景.1 1.1.1PCIe 总线标准发展的历史背景. 1 1.1.2PCIe 总线的提出. 2 1.1.3PCIe 总线的技术优势. 4 1.1.4PCIe 总线的发展前景. 5 1.2本论文研究方向.6 1.3论文章节结构.6 第二章 PCIe 总线概述.9 2.1PCIe 简介.9 2.1.1PCIe 是第三代 I/O 互联总线.9 2.3PCIe 链路. 10 2.4PCIE 拓扑结构.11 2.3.1根复合体.12 2.3.2端点.13 2.3.3交换机.15 2.3.4复合体事务控制器.16 2.3.5PCIE-PCI 桥. 17 2.4PCIE 逻辑拓扑配置.17 2.4本章小结. 17 第三章 PCIe 系统协议层次结构.19 3.1PCIe 系统协议层次结构概述. 19 3.2设备层及相关数据包. 19 3.2.1事务层数据包(TLP).19 3.2.2数据链路层数据包(DLLP).21 3.2.2物理层数据包(PLP). 22 3.3各 PCIe 设备层的功能. 23 3.3.1事务层.23 3.3.2数据链路层.24 3.3.3物理层.24 第四章 PCIe 物理层分析.27 4.1物理层概述. 27 4.1.1发送逻辑概述.27 4.1.2接收逻辑概述.28 4.2物理层细节. 29 4.2.1发送逻辑细节.29 4.2.2接收逻辑细节.36 目 录 第五章 PCIe 物理层的模块设计.43 5.1PCIe 物理层概述. 43 5.2PCIe 物理层特性. 43 5.3PCIe 物理层设计流程及方法. 43 5.4PCIe 物理层功能框图. 44 5.5PCIe 物理层接口信号. 45 5.6PCIe 物理层模块功能介绍. 46 5.6.1物理层模块结构描述.46 5.6.2时钟模块.47 5.6.3数据发送模块.47 5.6.4数据接收模块.48 第六章 PCIe 物理层的验证.51 6.1PCIe 物理层验证概述. 51 6.2PCIe 物理层验证策略. 52 6.3PCIe 物理层验证平台的搭建. 52 6.4PCIe 物理层验证环境及相关工具. 53 6.5PCIe 物理层验证流程及方法. 53 6.6PCIe 物理层模块级验证. 54 6.6.1模块级验证概述.54 6.6.2验证思想.55 6.6.3验证用例策划.55 6.6.4验证结果.56 6.7PCIe 物理层系统级验证. 57 6.7.1系统级验证概述.57 6.7.2验证思想.57 6.7.3验证用例策划.57 总结与展望.61 致 谢.63 参考文献.65 第一章 绪论1 第一章 绪论 1.1 课题研究背景 1.1.1 PCIe 总线标准发展的历史背景 要了解 PCIe 总线技术的历史背景，我们首先来简要回顾一下 PCI总线(PCIe 总线的前身)的发展历史。 目前应用的计算机内部 的总线技术为 PCI，即Peripheral Component Interconnect，中文名为外围组件互联，它是由 Intel 于 1991 年提出的。后来， PCI-SIG 小组接替了 Intel 的 PCI 规范的发展，在 1993 年 5 月发布了 PCI 2.0。那 时，PCI 的竞争对手是 VESA 本地总线（VL-bus 或 VLB） ，它是由视频电子标准 协会提出的 32 位总线，在标准的 ISA 插槽之后提供附加的第三接口和第四接口， 额定频率为 33MHz，并且能够提供超过 ISA 的频率。 但当时作为 486 处理器与内 存总线的直接扩展，VESA 是运行在与处理器相同的频率上，因此名为本地总线 ， 这种直接的扩展意味着若连接的设备过多， 则很有可能会干扰处理器本身的工 作，尤其是当信号通过一个插槽时。于是 VESA 的标准中建议在 33MHz 频率上 只能使用 2 个插槽，或者在总线使用电子缓冲区时使用 3 个。在更高的频率上不 能连接 2 个以上的设备，而在 50MHz 的频率下，它们必须都内置于主板内。 由于 VESA 与处理器同步工作，因而随着处理器频率的提高，VESA 总线类 型的外围设备工作频率也得随之提高，但是外围设备要求的速度越高，其造价也 更高，对外围设备生产成本的控制造成了极大的不利。因此，VESA 只能工作在 40MHz 以下的频率上。 当时与 VESA 竞争的 PCI 总线技术，相对于 VESA 来说优势非常明显，因为 它是一种中间性的总线，独立于 CPU，但又与内存相连。同时 PCI 总线能够与处 理器异步运行，额定频率为 25MHz、30MHz 和 33MHz 的频率下。当处理器的频 率升高时，PCI 总线频率依然能够保持不变。PCI 总线允许的最大插槽数或外部 设备数为 5 个或者更多，而且还不必考虑总线速度、缓冲或其它问题的限制。 其它的特点则使得设备的使用更加简便。即插即用功能让系统自动进行外围 设备的设置，而不必再手动设置 IO 地址、DMA 和 IRQ 跳脚。它还允许 IRQ 共 享，有自己的中断系统。 最后，PCI 总线上的数据传输是不经过 CPU 的，而是直接处理，这样降低了 潜伏期和处理器的使用率。 PCI 总线的真正应用是随着 Intel 的 Pentium 处理器的诞生而开始的，由于在 当时与其竞争对手 VESA 相比优势非常明显，使其很快在 1994 年成为这场总线 2PCIe总线物理层的设计与验证 之争的胜利者并统一了该标准，从此以后，几乎所有的外围设备，从声卡、硬盘 控制器到显卡和网卡，都使用 PCI插槽。 1.1.2 PCIe 总线的提出 因为 PCIe 总线技术的提出是基于现行 PCI 总线技术的诸多不足而开始的， 所以在此地先研究分析一下现行 PCI总线存在哪些不足之处。 PCI 总线技术自上世纪90 年代初期开始至今已为我们服务了 10 多年有余。 在这 10 多年中相对来说它的发展步伐是缓慢的， 总的来说 PC 总线技术是每 3 年 性能翻一番，从最初的 8 位 PC/XT、16 位的 ISA 总线、32 位的 EISA 和 MCA、 VL 总线到 PCI、64 位 PCI-/66MHz、PCI-X，而处理器却通常是每个摩尔周期性 能就要翻一番(一个摩尔周期为 18 个月)。正是这种技术发展进度上的不同步，使 得 PCI总线慢慢成为了整个系统的发展瓶颈。 虽然 PCI总线技术至今为止仍是主流，但就其本质来说它早在几年前就已经 显得力不从心了。高性能的图形芯片在 5 年前就第一个从 PCI 总线中剥离出来， 形成一种单独的总线技术，那就是 AGP（图形加速处理） 。到了 1997 年，PCI 总 线已成为了图像数据传输的最大瓶颈， 于是， 在 Intel 的 440LX 芯片组中， AGP(图 形加速接口)出现了，目的有两个：第一，提升显示卡的性能；第二，将图像数据 从 PCI总线中独立出来，PCI 被解放出来供其它设备使用。 同时随着千兆以太网，RAID 阵列和其他高带宽设备在消费级系统上的出现， PCI 133MB/s 的带宽明显不能够满足这些应用的需要了。芯片组制造商们已经预 见到这种限制所带来的问题，并且对主板芯片组作了一系列改进措施以减轻 PCI 总线的负担。在旧式的芯片组，例如 Intel 的 440 系列中，只使用一条 PCI 总线来 连接南桥芯片和北桥芯片，该 PCI 总线不仅要应对南北桥之间的通信，还有普通 的 IDE、PCI 设备、USB 设备的通信和各种 I/O(并口、串口、PS/2)。为了改善这 种情况，Intel、SiS 和 VIA 使用新型的高速连接方式取代了南北桥之间的 PCI 总 线，然后让 USB、各种 I/O 和 IDE 分别使用专用的连接方式连接到南桥芯片。 如 Intel 自 800 系列芯片组开始采用 HubLink 连接技术，AMD 的芯片组之间采用 HyperTransfor 技术代替原来一直采用的 133MB/s PCI 总线。VIA 和 SiS 芯片组南 北桥之间分别采用各自的 Via-Link 和 MuTIOL 芯片连接技术。 如图 1 所示的就是 目前的一种典型的主板芯片架构，从下列架构图中我们可以十分清楚地看出各种 I/O 子系统之间几乎都采用不同的总线技术在连接。 第一章 绪论3 C P U Memory Bridge I/O Bridge MemoryGraphics Local I/OH D PCI 图 1.1 网络处理器基本硬件结构 90 年代后期，在服务器和工作站中的高速磁盘及网络适配器开始向 66MHz/64位的PCI总线转移， 于是又形成了PCI-X新型总线标准， 不久之后PCI-X 2.0 标准也出现了。接下来在系统内部南、北桥芯片之间的总线技术也开始绕过 PCI 采用其它总线技术，外设接口方面更是早已不再采用 PCI 总线，在芯片组南 桥中都基本集成了 USB、EIDE 和 10/100MB/s 的以太网接口。所以，我们的计算 机系统无论是在计算机内部，还是外部，各自为政的总线技术混在一起，提高总 线带宽和统一总线标准已是当务之急。 并行 PCI 总线的性能主要受到以下几个方面的限制：它的数据传输速率只有 133MB/s，根本不能满足现在复杂多媒体实时数据传输的需要。另外它不能随着 主频的提升或电压的降低而灵活调整传输速率；它的同步时钟数据传输受单一的 上升沿限制，而信号路由规则又受到 FR4 技术(FR4 是一种板材技术)的制约，接 口引脚过多，不利于未来发展。所有这些限制都促进建立一个更高带宽、通用的 I/O 总线。 今天，软件的应用越来越依赖硬件平台，尤其是 I/O 子系统。各种不同的视、 音频数据流应用在笔记本电脑和桌面中的应用已经非常普遍，但是在目前来说带 宽仍是制约其应用的主要因素，仍然没有一个完美的解决方案，不论是 PCI2.2， 还是 PCI-X。在服务器中，实时视、音频应用也受到严重限制。许多高级 PC 控 制系统和通信应用同样需要实时数据。今天的桌面 PC 平台中，都必须面对在同 一时刻处理来自不同连接的并发数据传输的挑战。尽管许多用户对他们现有计算 机系统在文档处理、邮件收发、电子表格制作、更多的互联网和商业应用等诸方 面都表示非常满意，但随着计算机应用领域的不断扩大，仍然有许多当前和潜在 的任务需要更快的图形处理、处理器、网络和存储子系统，而这些要求最终的结 4PCIe总线物理层的设计与验证 果就是在这些子系统之间需要更快的连接。例如我们的计算机正日渐成为家庭数 码中心，执行许多复杂的内容和制作数据操作任务，包括视频编码和编辑、图像 合成处理、高清晰度电视编码、24 位/96KHz 采样频率的多声道单频的捕获和回 放，以及一些实时 3D 游戏。还有例如真实声音识别和同步、精确而又强大的生 物测定，以及先进的加密技术。高端的 PC 和工作站将被用来处理更多工程计算 和科学计算、高质量的 3D 动画影片制作和编译、先进的金融体系和许多其它复 杂工程。 正是基于以上 PCI 总线这些种种的不足和计算机的应用需求，Intel 提出了替 代 PCI 总线的新总线技术-PCI Express，简称 PCIe。在 2001 年的 Intel 开发者大 会上，Intel 展示在将用来替代 PCI 总线和各种不同内部芯片连接的第三代 I/O 互 联总线技术， 当时 Intel 称之为3GIO， 意为第三代 I/O 标准。 根据 Intel 的说明， 这个 3GIO 技术落后标准将成为下一个 10 年标准， 它可工作于各种不同的物理媒 介上，从通用的铜线连接到光纤连接。 1.1.3 PCIe 总线的技术优势 PCIe 之所以能迅速得到业界的承认，并且被大家公认为下一代总线标准， 它 具有鲜明的技术优势，它可以全面解决 PCI 总线技术所面临的各种问题。有专家 预计，PCIe 的设计不仅要取代 PCI 及 AGP 的插槽，同时也会是一些电脑内部系 统连接接口，如处理器、网络、绘图及磁盘的 I/O 子系统芯片间的连接。下面就 来具体介绍这个新总线技术有哪些关键技术优势： (1) 在两个设备之间点对点串行互联（两个芯片之间使用接口连线；设备之 间使用数据电缆；而 PCIExpress 接口的扩展卡之间使用连接插槽进行连接） 。 (2) 双通道，高带宽，传输速度快。 (3) 灵活扩展性。 (4) 低电源消耗，并有电源管理功能。 (5) 支持设备热拨插和热交换。 (6) 支持 QoS 链接配置和公证策略。 (7) 支持同步数据传输。 (8) 具有数据包和层协议架构。 (9) 每个物理链接含有多点虚拟通道。 (10) 可保持端对端和链接级数据完整性。 (11) 具有错误处理和先进的错误报告功能。 (13) 使用小型连接，节约空间，减少串拢。 (14) 在软件层保持与 PCI 兼容。 第一章 绪论5 1.1.4 PCIe 总线的发展前景 PCIe 体系结构符合第三代 I/O 互联总线的所有需求。 PCIe 的不同点就在于点 对点的串行连接，可以使用更少的数据线提供更高速率的连接。它可以为任何带 宽需求的应用以每针 100MB/s 的速率进行传输。 它的自由缩放性能将成为统一的 I/O 方案而全面进入笔记本电脑、台式机、通信、服务器、工作站的内置设备等 领域。PCIe 连接是执行多通道、点对点连接的，而多通道可以用来建立 I/O 之间 的互联，而使带宽成倍地增加。这种 I/O 之间的互联可使系统之间的收发变得非 常容易，其成本与当前工作 PCI 架构相当，甚至更少。并且 PCIe 与现在的 PCI 软件保持兼容，这样有利于在将来的系统中得到综合。 随着 PCI-SIG 颁发 PCIe 1.0 以来， 几乎没有人再会怀疑 PCIe 将是下一代互联 总线标准。不仅原有的 PCI、AGP 总线拥戴者如此，就连许多各种不同的系统内 部总线开发者，如 VIA、AMD、nVIDIA、ATi、SIS 等都无不提出对 PCIe 的支持， 纷纷想把自己的总线技术加入到 PCIe 技术之中，特别是 Intel 的竞争对手 AMD。 由此看来，PCIe 总线将一统天下的局面似乎没有什么障碍，但实际上目前还远不 是说这话的时候，特别是在工作站和服务器中，因为在其中早已有像 Infiniband 和 PCI-X 总线技术得到广泛的应用。 还有如 RapdIO 和 Intel自己的超线程技术等。 正如 PCIe 工作小组 Arapahoe 所说的那样，以上所说的这些解决方案面向的 目标与 PCIe 总线不同。RapidIO 和超线程技术是针对那些特殊的应用，而 PCIe 则是为一般应用所设计的。 PCIe 取代超线程技术而作为处理器之间接口的可能性 也几乎是不存在的， 因为 PCIe 缺乏高速缓存一致性协议， 在同步时钟周期内高于 并行接口的潜伏期也使它不适于此类应用。所以，AMD 和 nVidia 没什么可害怕 的， Intel 也不会用它来取代 P4 总线， 因为一个开放的 PCIe 标准意味着 Intel 无法 再为 P4 总线授权问题而起诉其他第三方芯片组厂商。 但是 PCIe 仍有着巨大的发展潜力， 它在一般用途的定位使其在灵活性方面具 有明显的优势，而且这确保了它有着广阔的应用前景。 由于有着许多改变，所以从 PCI 到 PCIe 的转变不会在一夜之间完成。ISA 插 槽挣扎了近 10 年才最后被 PCI 总线全面取代而消失，所以不要认为你的 PCI 设 备已经落伍了。 PCIe 底板 1.0a 规范和板卡电气 1.0a 规范都已经发布了，但我们要等到 2004 年才能看到真正的 PCIe 产品，在桌面机和服务器中全面采用 PCIe 接口的设备更 不是近两、三年可以出现的。或许最开始是 nVidia 和 ATi 的显卡产品以及基于 Grantsdale 芯片组的 Intel 主板。在服务器终端市场，Intel 想要通过 Lindenhurst 和TwinCastle 芯片组来引进 PCIe。由于各种新的因素和富有前途的性能表现， PCIe 的未来看上去充满希望。 6PCIe总线物理层的设计与验证 1.2 本论文研究方向 物理层作为 PCIe 中最基本最底层的传输结构，在整个 PCIe 结构中占有举足 轻重的地位。本文对 PCIExpress 的物理层相关技术进行了详细分析和讨论。 PCIe 总线的物理层相对于 PCI 总线而言发生了重大变化，PCIe 是一种全新 的串行总线。串行总线数据传输避免了并行总线在高速传输过程中所面临的时序 问题，因此，与并行总线相比能够大大提高数据传输速度。本人对 PCIe 的物理层 实现比较感兴趣，因此对 PCIe 总线的物理层实现机制进行了探索，下面对 PCIe 的物理层机制进行简单分析。 PCIe 物理层可以分为逻辑物理层和电气物理层两大部分： 逻辑物理层和电气 物理层。逻辑物理层主要解决数据编码、逻辑控制等工作；电气物理层主要解决 串行数据传输、时钟恢复等工作。 物理层决定了 PCIe 总线接口的物理特性， 如点对点串行连接、 微差分信号驱 动、热拨插、可配置带宽等。初始的单一串行 PCIe 链接包含两个低电压微分驱动 信号对（4 线的接收和发送对）的双向连接，即“发送”和“接受”信号。数据时钟 使用 8/10b 解码方式来达到相当高的数据速率（这一技术同时也在其它串行总线 技术中，如 InfiniBand 和 RapidIO） ，时钟信息直接被编码成数据流，比起分离信 号时钟更好。 。微分信号受两个不同方向的电压驱动，初始 PCIe 的链接信号发送 速率为单线每个方向 2.5GB/s，预计未来可达到 5GB/s 的信号传输速率，使用先 进的硅技术把数据传输速率提高到 10GHz（达到铜线传输的理论上最大值） 。双 向连接允许数据在两个方向上同时传输，类似于全双工连接，如电话系统，但是 在双向传输中，各自都有自己的地线，而不像双工传输那样采用公共地线，在双 向连接中可得到高速、更好质量的传输信号。 PCIe 链接可以配置为x1、x2、x4、x8、x12、x16 和 x32 信道带宽，x1 带宽 的链接包含 4 条线，x16 带宽信道每个方向就有 16 个不同的信号对，或者 64 根 信号芯线用于双向数据传输；终极的 x32 带宽信道每个方向可以提供 10GB/s 的 数据传输速率， 但是在采用 8 位/10 位编码方式的情况下， 实际速率只可达 8GB/s， 留有 20%富余。PCIe 体系结构可以通过速度的提高和先进的编码技术来升级， 但 这些速度的提高、编码的改进和媒介的改变均只影响物理层，所以对于整个 PCIe 架构来说升级是非常方便的。 个人觉得 PCIe 总线的物理层设计是整个总线系统的核心，其关系到 PCIe 总 线设计的成败关键。 1.3 论文章节结构 本论文共六章，主要章节安排如下： 第一章 绪论7 第一章 绪论，阐述了 PCIe 总线的历史背景、提出、技术优势及发展前景。 第二章 对 PCIe 总线进行了概述， 首先对 PCIe 总线进行了简介，然后详细的 分析了 PCIe 总线的相关概念、解释了专有名词和拓扑结构。 第三章 阐述了 PCIe 系统协议的层次化结构， 在此基础上对 PCIe 各层次的功 能进行了分析，最后详细的分析了各层次的相关数据包的结构。 第四章 详细的阐述了 PCIe 物理层的结构的功能，对组成物理层的硬件结构 及其功能进行了详细的分析。 第五章 物理层各模块的设计， 介绍了物理层的功能和特性， 然后根据物理层 各模块功能、特性，依照设计流程对个模块进行设计。 第六章 功能仿真验证， 首先明确了功能验证的验证策略， 然后对第五章设计 的各个模块进行了功能仿真验证，并对比分析了总线性能的优化。 第七章 结束语，总结了本论文的主要工作，并对设计、验证中存在的不足和 改进方法进行了探讨。 第二章 PCIe 总线概述9 第二章 PCIePCIePCIePCIe总线概述总线概述总线概述总线概述 2.1 PCIe 简介 本章对 PCIe 的结构和核心概念进行了概述。PCIe 是一个为未来多种多样的 计算和通信平台而定义的高性能、通用 I/O 互连总线。它保留了 PCI 的一些优秀 特性，如 PCI 的使用模式、载入存储结构和软件接口，但 PCI的并行总线执 行方式被一种可高度升级（highly scalable）的完全连续的互联接口所取代。PCIe 利用了最新的点到点互联技术，基于交换的技术包协议从而使传输的性能和特点 达到一个新的层次。除此之外，电源管理，QoS，热插槽技术和热交换支持，数 据完整性，可信配置和错误管理等先进的特性也被 PCIE 所支持。 2.1.1 PCIe 是第三代 I/O 互联总线 第三代 I/O 互联总线所需的必备条件如下所示： (1) 支持多市场分割应用：为桌面，移动设备，工作站，服务器，通信平台 和嵌入式设备提供统一架构。 (2) 低传输消耗，高容量解决方案的能力：在系统级具有消耗不高于 PCI 消 耗的结构。 (3) 支持多平台互联总线的使用：通过连接器或者电缆实现片到片，板到板 的互联。 (4) 新的机械形式的因素：移动设备，与 PCI 相似的因素和标准组件，模块 的形成因素。 (5) 与 PCI 相兼容的软件模式：第一，具有不需要更改就可以通过 PCI 系统 配置软件执行枚举和 PCIE 硬件配置的能力；第二，具有不需要更改就可以导入 已存在的操作系统的能力；第三，具有不需要更改就可以支持已存在的 I/O 设备 驱动的能力；第四，具有通过升级 PCI 配置规范就可以配置/使能新的 PCIE 功能 的能力。 (6) 性能：第一，提供低消耗，低反应时间的通信，使得载荷，带宽和链路 效率得到最大化应用；第二，提供高带宽的