基于FPGA数字频率计的设计-本科生学年论文

本科生学年论文（课程设计） 题目：基于基于 FPGAFPGA 数字频率计的设计数字频率计的设计 学院 学科门类 专业 学号 姓名 指导教师 2012 年 10 月 20 日 装 订 线 河北大学 2013 届本科生学年论文（课程设计） 基于 FPGA 数字频率计的设计 摘要 频率计基于电子设计技术，实现了在一片现场可编程门阵列上的数字频率计的设计， 也是计算机、通讯设备、音频视频等科研生产领域可缺少的测量仪器。本文主要介绍一种 以 FPGA 为核心，基于硬件描述语言 VHDL 的数字频率计设计与实现,并在 EDA(电子设计自 动化)工具的帮助下，用大规模可编程逻辑器件(FPGA/CPLD)实现数字频率计的设计原理及 相关程序。特点是：无论底层还是顶层文件均用 VHDL 语言编写，避免了用电路图形式设 计时所引起的毛刺现象；改变了以往数字电路小规模多器件组合的设计方法，整个频率计 设计在一块 FPGA/CPLD 芯片上，与用其他方法做成的频率计相比，体积更小，性能更可靠。 本论文主要讲述了使用 FPGA 实现的数字频率计，它采用 VHDL 语言编程，用 Max plusII 集成开发环境进行波形仿真，编译，并下载到 FPGA 中。正是因为数字频率计的应用是如 此的广泛，才使得它的作用是如此的重要，所以更应该去关注和研究 1。 关键词：FPGA；频率计；集成电路；电子设计自动化 河北大学 2013 届本科生学年论文（课程设计） The Design of Digital Frequency Meter based on the FPGA ABSTRACT Digital frequency meter based on EDA technique is presented, which is realized in FPGA， it is the indispensable measure instrument of the computer, communication equipment, audio video ,the scientific research and production field .This paper mainly introduces a kind of digital frequency meter ,which core strategy is Field Programmable Gate Array and is based on VHDL .At the help of EDA ,it realizes the goal of Design Principle and relative program by FPGA or CPLD .Its characteristic is that no matter the underlying file nor top-level file are written by the VHDL language .This process can avoid the phenomenon caused by circuit diagram forms designation .It also change the design method of previous digital circuit .The whole frequency meter is designed in a piece of FPGA or CPLD chip .Compared with other methods of making the frequency meter ,it is smaller and more reliable .This paper is focuses on theuseofFPGA toachievethedigitalfrequencymeter,ItuseVHDLlanguage programming ,uses the simulation waveform Max plus II integrated development environment compiler, and downloaded to the FPGA。Because of the function of digital frequency meter is so important ,its application is so widely and we should to pay attention to and research. Key words :FPGA；Digital frequency meter；IC；EDA 河北大学 2013 届本科生学年论文（课程设计） 目录 1绪论 1 2对 FPGA 数字频率计的制作规划 2 2.1设计的目的 2 2.2数字频率计的基本原理 2 3系统硬件电路的设计 3 3.1设计要求 3 3.2各部分的功能及实现方法 3 4软件设计 6 4.1设计要求 6 4.2模块及模块的功能 6 5频率计的验证仿真 13 6总结 14 参考文献 15 河北大学 2013 届本科生学年论文（课程设计） 1 1绪论 当今数字频率计不仅是作为电压表、计算机、天线电广播通讯设备、工艺工程自动化 装置。多种仪表仪器与家庭电器等许多电子产品中的数据信息输出显示器反映到人们眼 帘。集成数字频率计由于所用元件投资体积小、功耗低，且可靠性高，功能强，易于设计 和研发，使得它具有技术上的实用性和应用的广泛性。在许多领域中广泛应用的嵌入式计 算系统经常不被器件的使用者所识别，但在各种常用的电子器件中能够找到这些嵌入式系 统。 从系统对上市时间的要求、 可编程的特性以及集成度等方面考虑， 以可编程门阵 （FPGA) 来实现可配置的嵌入式系统已越来越广泛 2。 数字频率计是一种基础测量仪器，到目前为止已有 30 多年的历史，早起设计师们追 求的目标主要是扩展测量范围，再加上提高测量的精度、稳定度等，这些也是人们衡量数 字频率计的技术水平， 决定数字频率计价格高低的主要依据。 目前这些基本技术日益完善， 成熟。应用现代技术可以轻松的将数字频率计的测频上限扩展到微波频段。 河北大学 2013 届本科生学年论文（课程设计） 2 2对 FPGA 数字频率计的制作规划 2.1设计的目的 掌握 VHDL 语言的基本结构及编程思想，掌握数字频率计的工作原理，掌握数字频率 计的 VHDL 语言编程方法。 2.2数字频率计的基本原理 数字频率计的主要功能是测量周期信号的频率。频率是单位时间（ 1S ）内信号发生 周期变化的次数。如果我们能在给定的 1S 时间内对信号波形计数，并将计数结果显示出 来，就能读取被测信号的频率。数字频率计首先必须获得相对稳定与准确的时间，同时将 被测信号转换成幅度与波形均能被数字电路识别的脉冲信号，然后通过计数器计算这一段 时间间隔内的脉冲个数，将其换算后显示出来 3。这就是数字频率计的基本原理。 河北大学 2013 届本科生学年论文（课程设计） 3 3系统硬件电路的设计 3.1设计要求 设计并制作出一种数字频率计，其技术指标如下： （1）频率测量范围： 10 9999Hz 。 （2）输入电压幅度 300mV 。 （3）输入信号波形：任意周期信号。 （4）显示位数： 4 位。 （5）电源： 220V 、 50Hz 3.2各部分的功能及实现方法 （1）电源与整流稳压电路 框图中的电源采用 50Hz 的交流市电。市电被降压、整流、稳压后为整个系统提供直 流电源。系统对电源的要求不高，可以采用串联式稳压电源电路来实现。 （2）全波整流与波形整形电路 本频率计采用市电频率作为标准频率，以获得稳定的基准时间。按国家标准，市电的 频率漂移不能超过 0.5Hz ，即在 1 的范围内。用它作普通频率计的基准信号完全能满 足系统的要求。全波整流电路首先对 50Hz 交流市电进行全波整流，得到如图 3-1 所示 100Hz 的全波整流波形。波形整形电路对 100Hz 信号进行整形，使之成为如图 3-2 所示 100Hz 的矩形波。波形整形可以采用过零触发电路将全波整流波形变为矩形波，也可采用 施密特触发器进行整形。 图 3-1数字频率计框图 河北大学 2013 届本科生学年论文（课程设计） 4 图 3-2全波整流与波形整形电路的输出波形 （3）分频器 分频器的作用是为了获得 1S 的标准时间。电路首先对图 1 所示的 100Hz 信号进行 100 分频得到如图 3-3(a)所示周期为 1S 的脉冲信号。 然后再进行二分频得到如图 3-3 (b) 所示占空比为 50 脉冲宽度为 1S 的方波信号，由此获得测量频率的基准时间。利用此 信号去打开与关闭控制门，可以获得在 1S 时间内通过控制门的被测脉冲的数目。分频器 可以由计数器通过计数获得。二分频可以采用触发器来实现。 图 3-3分频器的输出波形 （4）信号放大、波形整形电路 为了能测量不同电平值与波形的周期信号的频率，必须对被测信号进行放大与整形处 理， 使之成为能被计数器有效识别的脉冲信号。 信号放大与波形整形电路的作用即在于此。 信号放大可以采用一般的运算放大电路，波形整形可以采用施密特触发器。 （5）控制门 控制门用于控制输入脉冲是否送计数器计数。它的一个输入端接标准秒信号，一个输 入端接被测脉冲。控制门可以用与门或或门来实现。当采用与门时，秒信号为正时进行计 数，当采用或门时，秒信号为负时进行计数 4。 （6）计数器 计数器的作用是对输入脉冲计数。根据设计要求，最高测量频率为 9999Hz ，应采用 4 位十进制计数器。可以选用现成的 10 进制集成计数器。 （7）锁存器 在确定的时间（ 1S ）内计数器的计数结果（被测信号频率）必须经锁定后才能获得 稳定的显示值。锁存器的作用是通过触发脉冲控制，将测得的数据寄存起来，送显示译码 器。锁存器可以采用一般的 8 位并行输入寄存器，为使数据稳定，最好采用边沿触发方 河北大学 2013 届本科生学年论文（课程设计） 5 式的器件。 （8）显示译码器与数码管 显示译码器的作用是把用 BCD 码表示的 10 进制数转换成能驱动数码管正常显示的 段信号，以获得数字显示。 选用显示译码器时其输出方式必须与数码管匹配。 对 100Hz 全波整流输出信号的分频采用 7 位二进制计数器 74HC4024 组成 100 进制计数器来实 现。计数脉冲下降沿有效。在 74HC4024 的 Q7 、 Q6 、 Q3 端通过与门加入反馈清零信 号，当计数器输出为二进制数 1100100 （十进制数为 100 ）时，计数器异步清零。实现 100 进制计数。为了获得稳定的分频输出，清零信号与输入脉冲“与”后再清零，使分频 输出脉冲在计数脉冲为低电平时保持一段时间（ 10mS ）为高电平 3。 河北大学 2013 届本科生学年论文（课程设计） 6 4软件设计 4.1设计要求 频率计共分四档：一档：0 9999Hz ；二档：10 99.99KHz ；三档：100.0 999.9KHz ； 四档： 1.000 9.999MHz ；在此频率计的换档程序设计中，突破了以往常 用的改变闸门时间的方法， 使自动换档的实现简单可靠。 总体框图如图 4-1 和 4-2 所示 （由 于图太大，将图片分割成上下两图，对应编号连线即可） 。 图 4-1总体框图 图 4-2总体框图 4.2模块及模块的功能 (1)模块 FEN 见图 4-3，通过对 4MHz 时钟进行分频以获得 0.5 Hz 时钟，为核心模 块 CORNA 提供 1 的闸门时间 5。程序如下： library ieee; use ieee.std_logic_1164.all; 河北大学 2013 届本科生学年论文（课程设计） 7 entity fen is port(clk:in std_logic; q:out std_logic); end fen; architecture fen_arc of fen is begin process(clk) variable cnt: integer range 0 to 3999999; variable x:std_logic; variable x:std_logic; begin if clkevent and clk=1then if cnt3999999 then cnt:=cnt+1; else cnt:=0; x:=not x; end if; end if; q=x; end process; end fen_arc; 图 4-3模块 FEN （2）模块 SEL 见图 4-4，该模块产生数码管的片选信号。 图 4-4模块 SEL 程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sel is port(clk:in std_logic; sel:out std_logic_vector(2 downto 0); end sel; 河北大学 2013 届本科生学年论文（课程设计） 8 architecture sel_arc of sel is begin process(clk) variable cnt:std_logic_vector(2 downto 0); begin if clkevent and clk=1then cnt:=cnt+1; end if; sel=cnt; end process; end sel_arc; （3）核心模块 CORNA 见图 4-5，该模块是整个程序的核心，它能在 1 的闸门时 间里完成对被测信号频率计数的功能，并通过选择输出数据实现自动换档的功能。 图 4-5核心模块 CORNA 程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity corna is port(clr,sig,door:in std_logic; alm:out std_logic; q3,q2,q1,q0,dang:out std_logic_vector(3 downto 0); end corna; architecture corn_arc of corna is begin process(door,sig) variable c0,c1,c2,c3,c4,c5,c6:std_logic_vector(3 downto 0); variable x:std_logic; begin if sigevent and sig=1then if door=1then if c01001then c0:=c0+1; else c0:=0000; if c11001then 河北大学 2013 届本科生学年论文（课程设计） 9 c1:=c1+1; else c1:=0000; if c21001then c2:=c2+1; else c2:=0000; if c31001then c3:=c3+1; else c3:=0000; if c41001then c4:=c4+1; else c4:=0000; if c51001then c5:=c5+1; else c5:=0000; if c61001then c6:=c6+1; else c6:=0000; alm=1; end if; end if; end if; end if; end if; end if; end if; else if clr=0then alm=0; end if; c6:=0000; c5:=0000; c4:=0000; c3:=0000; c2:=0000; c1:=0000; c0:=0000; end if; if c6/=0000then 河北大学 2013 届本科生学年论文（课程设计） 10 q3=c6; q2=c5; q1=c4; q0=c3; dang=0100; elsif c5/=0000then q3=c5; q2=c4; q1=c3; q0=c2; dang=0011; elsif c4/=0000then q3=c4; q2=c3; q1=c2; q0=c1; dang=0010; elsif c3/=0000then q3=c3; q2=c2; q1=c1; q0=c0; dang=0001; end if; end if; end process; end corn_arc; （4）模块 LOCK 见图 4-6，该模块实现锁存器的功能,在信号 L 的下降沿到来时将信 号 A4、A3、A2、A1 锁存。 图 4-6模块 LOCK 程序如下： library ieee; use ieee.std_logic_1164.all; entity lock is port(l:in std_logic; a4,a3,a2,a1,a0:in std_logic_vector(3 downto 0); q4,q3,q2,q1,q0:out std_logic_vector(3 downto 0); 河北大学 2013 届本科生学年论文（课程设计） 11 end lock; architecture lock_arc of lock is begin process(l) variable t4,t3,t2,t1,t0:std_logic_vector(3 downto 0); begin if levent and l=0then t4:=a4; t3:=a3; t2:=a2; t1:=a1; t0:=a0; end if; q4=t4; q3=t3; q2=t2; q1=t1; q0qqqqqqqqqqqqqqqqq=0000000; end case; end process; end disp