传感器SoC芯片的数字电路低功耗与可测试验证设计-集成电路硕士论文

厦门大学博硕士论文摘要库 厦门大学博硕士论文摘要库 厦门大学博硕士论文摘要库 摘要 I 摘要 摘要 随着消费电子产品向高性能、便携式应用的不断发展，要求其核心器件即系 统芯片需要满足低功耗设计要求。 本文针对物联网应用项目的一款无线传感 SoC 芯片设计进行分析，研究相应的低功耗设计及其可测性设计技术。 论文首先从 CMOS 集成电路功耗产生的原理出发， 阐述目前大规模集成电路 低功耗设计的相关技术及其研究进展， 分别就基于电源管理与时钟管理两种低功 耗设计的基本方法和技术路线进行具体介绍。 为了说明我们实现对无线传感 SoC 低功耗设计的合理性和可靠性， 本文还介绍了基于扫描链结构的低功耗可测试性 设计方法。最后，我们在无线传感 SoC 原始设计的基础上，利用 0.18um 工艺库 参考 UPF 低功耗设计流程完成了该 SoC 芯片的低功耗和可测试设计，并进行相 应的分析和验证。论文工作的主要成果体现在： （1）通过芯片低功耗原理分析，建立基于时钟控制和电源控制的低功耗设 计方法及技术流程，给出适合于传感器 SoC 芯片的低功耗设计解决方案，并设 计出相应的功耗管理与控制电路模块。 （2）针对芯片低功耗设计有效性问题，给出基于内建自测试扫描链结构的 可测性设计方案，并采用测试矢量优化技术实现芯片低功耗设计的分析验证。 （3）采用基于 UPF 的低功耗设计流程，完成传感器 SoC 芯片低功耗设计的 验证、逻辑综合和物理版图设计，使芯片功耗满足应用要求。 关键字关键字：片上系统；低功耗设计；电源管理；时钟管理；可测性设计 厦门大学博硕士论文摘要库 Abstract II ABSTRACT As the consumer electronics develop into high performance and portable applications, its required that the kernel device system-on-a-chip (SoC chip) should meet the demand of low-power design. This paper is aimed at the design of a kind of wireless sensing SoC of Internet of Things application project, analyze and study the corresponding low-power design and its design for testability technology. This paper starts from the theory of power consumption of the CMOS IC, states the present related technology and the research progress of the large scale integrated circuit low-power design, and describes specifically on the basic approach and technical route of low-power design based on power management and timer management separately. To illustrate that we have made the rationality and reliability of the low power consumption of wireless sensing SoC a reality, this paper also describes the testable method of low power consumption based on scan chain structure. Finally, on the basis of original design of wireless sensing SoC, we use the 0.18um process database refer to the UPF low-power design flow to accomplish the design for low power consumption and testability of the SoC chip, and do the related analyze and confirmation. The main achievements of this paper are stated below: （1）By analyzing the low power consumption theory of chips, build the low-power design and technique process based on the clock control and power control, put forward the low power consumption solution suited to sensing SoC , and design the circuit blocks of the power consumption control and management. （2）Aimed at the problems of effectiveness of low power consumption of chips, this paper proposes a testable project based on built-in self test scan chain structure, and completes the analyze and confirmation by the technology of the test vector optimization. （3） Do the test, logic synthesis and physical layout design using the low- power design process based on UPF, and make the chip meet the demand of application. Keywords: SoC;low-power design;power management;timer management;DFT 厦门大学博硕士论文摘要库 目录 III 目录 目录 第一章绪论第一章绪论 . 1 1.1 研究背景及意义1.1 研究背景及意义 . 1 1.2 关键技术及其研究进展1.2 关键技术及其研究进展 . 3 1.2.1 时钟管理低功耗技术. 3 1.2.2 电源管理低功耗技术. 5 1.2.3 低功耗设计可测性技术. 6 1.3 主要研究内容1.3 主要研究内容 . 7 1.4 章节安排1.4 章节安排 . 9 第二章 SoC 低功耗原理与设计方法第二章 SoC 低功耗原理与设计方法 . 11 2.1 CMOS 集成电路功耗2.1 CMOS 集成电路功耗 . 11 2.1.1 动态功耗. 11 2.1.2 静态功耗. 13 2.2 低功耗电路的设计方法2.2 低功耗电路的设计方法 . 15 2.2.1 时钟管理技术. 16 2.2.2 电源管理技术. 18 2.3 低功耗验证设计与实现2.3 低功耗验证设计与实现 . 20 2.3.1 设计验证. 21 2.3.2 逻辑综合. 23 2.3.3 物理实现. 23 2.4 本章小结2.4 本章小结 . 24 第三章低功耗设计时钟管理技术第三章低功耗设计时钟管理技术 . 25 3.1 时钟管理技术3.1 时钟管理技术 . 25 3.1.1 门控时钟技术. 25 3.1.2 时钟关断技术. 27 3.1.3 动态时钟频率可调技术. 28 3.2 芯片的时钟管理方案设计3.2 芯片的时钟管理方案设计 . 29 3.2.1 时钟管理方案设计. 29 厦门大学博硕士论文摘要库 目录 IV 3.2.2 时钟管理的验证. 31 3.2.3 时钟管理的综合. 33 3.3 实验结果与分析3.3 实验结果与分析 . 36 3.4 本章小结3.4 本章小结 . 37 第四章低功耗设计电源管理技术第四章低功耗设计电源管理技术 . 38 4.1 低功耗标准单元库4.1 低功耗标准单元库 . 38 4.1.1 门控电源单元. 38 4.1.2 电平转换单元. 39 4.1.3 信号隔离单元. 39 4.1.4 保持寄存器. 40 4.2 芯片的电源管理方案设计4.2 芯片的电源管理方案设计 . 41 4.2.1 电源门控的实现. 41 4.2.2 电源区域的划分. 42 4.2.3 控制电路的设计. 43 4.2.4 功耗意图的描述. 44 4.3 芯片的电源管理方案的验证4.3 芯片的电源管理方案的验证 . 47 4.3.1 功能验证. 48 4.3.2 形式验证. 51 4.4 实验结果与分析4.4 实验结果与分析 . 53 4.5 本章小结4.5 本章小结 . 54 第五章低功耗的可测性设计与实现第五章低功耗的可测性设计与实现 . 55 5.1 可测性设计的基本原理5.1 可测性设计的基本原理 . 55 5.1.1 芯片的测试功耗. 55 5.1.2 内建自测电路结构. 56 5.1.3 测试矢量生成. 57 5.2 可测性设计的低功耗优化方法5.2 可测性设计的低功耗优化方法 . 58 5.2.1 门控测试电路节点. 58 5.2.2 测试资源合理划分. 59 5.2.3 测试矢量优化. 61 厦门大学博硕士论文摘要库 目录 V 5.3 低功耗的可测性设计实现5.3 低功耗的可测性设计实现 . 61 5.3.1 低功耗的扫描电路的设计. 62 5.3.2 可测性扫描链设计的综合. 63 5.3.3 可测性设计的功耗分析. 66 5.4 本章小结5.4 本章小结 . 68 第六章传感 SoC 芯片的低功耗设计实现第六章传感 SoC 芯片的低功耗设计实现 . 69 6.1 低功耗的无线传感 SoC 设计6.1 低功耗的无线传感 SoC 设计 . 69 6.1.1 无线传感 SoC 架构. 69 6.1.2 低功耗方案设计. 71 6.2 低功耗设计的物理实现6.2 低功耗设计的物理实现 . 73 6.2.1 基于 UPF 的逻辑综合. 74 6.2.2 低功耗设计的布局布线. 76 6.3 版图级的低功耗设计优化6.3 版图级的低功耗设计优化 . 85 6.4 本章小结6.4 本章小结 . 85 第七章总结与展望第七章总结与展望 . 87 7.1 工作总结7.1 工作总结 . 87 7.2 工作展望7.2 工作展望 . 88 参考文献参考文献 . 90 致谢致谢 . 98 厦门大学博硕士论文摘要库 Contents VI CONTENTS 1Introduction . 1 1.1 Research Background and Meaning . 1 1.2 Key Technologies and DevelopmentAchievement . 3 1.2.1 Clock ControllerforLow-powerTechnology . 3 1.2.2 Power Controller forLow-power Technology . 5 1.2.3 Testability for Low-power Design Technology . 6 1.3 Main Research Contents . 7 1.4 Chapter Arrangement . 9 2 Principle and Design Method of Low-power SoC . 11 2.1 Power Consumption of CMOS Integrated Circuit . 11 2.1.1 Dynamic Power Consumption . 11 2.1.2 Static Power Consumuption . 13 2.2 Design Method for Low-power Circuits . 15 2.2.1 Clock Controller Technology . 16 2.2.2 Power Controller Technology . 18 2.3 Low-power Design Verification and Implementation . 20 2.3.1DesignVerification . 21 2.3.2 Logic Synthesis . 23 2.3.3 Physical Implemention . 23 2.4 Summary . 24 3Low-power Design with Clock Controller . 25 3.1 Clock ControllerTechnology . 25 3.1.1 Clock Gating Technology . 25 3.1.2 Clock Switching Technology . 27 3.1.3 Dynamic Clock Frequency Tunable Technology . 28 3.2 Design of Chip Clock Controller . 29 3.2.1 Clock Controller Design . 29 厦门大学博硕士论文摘要库 Contents VII 3.2.2 Clock Controller Verification . 31 3.2.3 Clock Controller Synthesis . 33 3.3 Experimental Results and Analysis . 36 3.4 Summary . 37 4Low-power Design with Power ControllerTechnology . 38 4.1 Low-power Standard Cell Library . 38 4.1.1 Power Gating Unit . 38 4.1.2 Level Shifter Unit . 39 4.1.3 Signal Isolation Unit . 39 4.1.4 Retention register Unit . 40 4.2 Design of Chip Power Controller . 41 4.2.1 Implemention of Power Gating . 41 4.2.2 Division of Power Region . 42 4.2.3 Design of Control Circuit. 43 4.2.4 Description of the Power Inetent . 44 4.3 Verification of Chip Power Controller . 47 4.3.1 Function Verification . 48 4.3.2 Formal Verification . 51 4.4 Experimental Results and Analysis . 53 4.5 Summary . 54 5Design and Implementation of Low-power Testability . 55 5.1 Basic Principles of Design for Testability . 55 5.1.1 Test Power of The Chip . 55 5.1.2 BIST Circuit Structure . 56 5.1.3 Automatic Test Pattern Generation . 57 5.2 Low-power Optimization for Testability Design . 58 5.2.1 Gating Test Circuit Node . 58 5.2.2 Test Resources Division . 59 5.2.3 Test Vector Optimization. 61 厦门大学博硕士论文摘要库 Contents VIII 5.3 Low-power Design for Testability . 61 5.3.1 Low Power Scan Circuit Design . 62 5.3.2 Synthesis for Scan Chain Design of Testability . 63 5.3.3 Analysis for Power Consumption of Testability Design . 66 5.4 Summary . 68 6Implementiation of Low-power Design for Sensor SoC Chip . 69 6.1 Design of Low Power Wireless Sensor SoC Chip . 69 6.1.1 Architecture of Wireless Sensor SoC . 69 6.1.2 Project Design of Low-power Consumption . 71 6.2 Physical Implementation of Low-power Design . 73 6.2.1 Logic Synthesis Based on UPF . 74 6.2.2 Layout of Low-power Design . 76 6.3 Low-power Optimization of Layout Design . 85 6.4 Summary . 85 7Conclusions and Future Research . 87 7.1 Conclusions . 87 7.2 Future Research . 88 References . 90 Acknowlegement . 98 厦门大学博硕士论文摘要库 第一章 绪论 1 第一章绪论 第一章绪论 1.1 研究背景及意义 1.1 研究背景及意义 1958 年，仙童公司发明了世界上第一块集成电路，在此之后的几十年里，随 着制造工艺的进步和设计集成度的提高。 尤其是在集成电路设计开始采用了硬件 描述语言来设计、逻辑综合以及设计重用和定制 IP 技术的广泛运用之后，集成 电路遵循着摩尔定律（Moores Law）以惊人的速度发展 1。如今集成电路的设 计已进入了超大规模集成电路 （VLSI） 甚至超特大规模集成电路 （ULSI） 时代。 芯片制造的特征尺寸不断缩小，其器件延时越来越小 2，这使得芯片的工作频率 得到了大幅度的提升。但于此同时也使得芯片的功耗密度增大，导致了芯片工作 时产生过高的功耗消耗，这就使得设计对芯片的封装和散热提出了更高的要求3， 同时芯片的测试也变得更加困难 4。因此，功耗已成为了继面积、速度之后的第 三个集成电路设计优化中需要考虑的因素 5。 目前， 集成电路的设计已向系统集成方向转变， 单个芯片上可集成微处理器、 DSP、USB、存储器等复杂功能，片上系统（System On a Chip）已成为集成电路 设计的主流趋势。具有低功耗、小尺寸、系统功能丰富、高性能和低成本的 SoC 芯片在高端和低端的产品应用中的需求越来越强烈 6，尤其是在消费类电子产品 如个人手提电脑、全球定位系统（GPS） 、照相机和移动多媒体等等产品的运用 中，具有更低功耗的芯片才能被广泛采用。 芯片的功耗随着工艺线宽的缩小和集成度的提高， 表 1.1 中列出了 ITRS （The International Technology Roadmap for Semiconductors）对 CMOS 集成电路工艺的 发展做了评估和预测 7。从表格中可以看到，半导体工艺水平不断提高使得芯片 的集成度大幅度增加， 2009 年为 2212M 晶体管， 而 2019 年将达到 35391M 晶体 管。但是，芯片的功耗也在急增，2011 年芯片的功耗会达到 161W，随后会有所 降低，在 2017 年到 2019 年维持在 130W 左右，其原因就是工艺上得到了更好的 优化和在芯片的设计中采用了低功耗技术。 表 1.1 芯片的工艺水平、规模和功耗的发展 表 1.1 芯片的工艺水平、规模和功耗的发展 厦门大学博硕士论文摘要库 第一章绪论 2 2009 2011 2013 2015 2017 2019 Flash 12Pitch（nm） 38 28 23 18 14.2 11.3 DRAM 12Pitch（nm） 52 40 32 25 20 15.9 DRAM 容量密度（Gb/cm 2） 4.62 11.5118.2729.0046.04 73.09 工艺线宽 12Pitch（nm） 54 38 27 21 16.9 13.4 集成度（M trans./chip） 2212 4424 8848 8848 17696 35391 功耗(W) 143 161 149 143 130 133 电路集成度逐年呈指数性的增长使得单位面积上的电路越来越多 8，在如此 高密度的晶体管以很高的时钟速度开关时，功耗密度变得难以承受。特别是在工 艺线宽进入深亚微米后，漏电功耗所占的比例将逐步扩大 9，从 0.13um 开始逐 渐明显，到 45nm 时将超过动态功耗，占总功耗的一半以上。同样 ITRS 做了如 下表 1.2 所示的功耗与工艺的关系的分析和预测。 表 1.2 功耗与工艺的关系 表 1.2 功耗与工艺的关系 90nm 65nm 45nm 动态功耗（per cm 2） 1X 1.4X 2X 静态功耗（per cm 2） 1X 2.5X 6.5X 总功耗（per cm 2） 1X 2X 4X 微处理器芯片的功耗如今基本已达到百瓦级，平均功耗密度达到了 50-75W/cm2，局部的功耗会更高。绝大部分功耗都会转化为热能，使芯片工作 温度升高，加速硅失效，导致可靠性下降 10，为了实现快速散热的要求又会导致 封装和制冷成本提高，设备体积和重量增加 11。无论是从应用需要还是节能环保 的角度考虑，功耗已经成为 VLSI 设计的一个焦点问题，设计具有低功耗的芯片 已成为当今集成电路设计的重大挑战问题之一 12。 越来越多的工程师和学者都关 注到了集成电路的低功耗设计与研究当中。 低功耗技术的研究主要分为低功耗 EDA 软件和低功耗设计技术的研究 13。 低 功耗 EDA 软件研究主要来自三个方面： 功耗建模、 功耗测定及分析、 功耗优化。 为了提高设计效率、缩短上市时间，当今的集成电路设计规模必须使用 EDA 工 厦门大学博硕士论文摘要库 第一章绪论 3 具才能很好地实现快速、高效的设计要求。现在著名的工具提供商都开始推出自 己的低功耗全流程工具，如 Cadence、Synopsys 公司，一整套的流程工具为完成 大规模的低功耗设计成为了可能， 特别是不影响传统设计流程的 UPF （统一电源 格式：Unified Power Format）与 CPF（通用功率格式：Common Power Format） 专业格式的应用。本论文就是采用 Synopsys 的 EDA 工具和 UPF 来完成芯片的 低功耗设计的整个流程； 低功耗设计技术的研究可以分为电路设计低功耗技术和 电路测试低功耗技术。电路设计的低功耗技术主要有门控时钟、门控电源、时钟 关断、动态电压频率可调整等。众所周知，在数字集成电路中的功耗主要是电路 的工作电压和时钟频率引起的 14， 通过对时钟和电源进行控制和管理是降低芯片 工作能耗的关键。因此，本文根据这些低功耗设计技术的特点将其归纳为基于时 钟的低功耗技术和基于电源的低功耗技术来研究数字集成电路的低功耗设计方 法。同时，随着集成电路设计的工艺尺寸的缩小和复杂度的增加，芯片在测试阶 段产生大量的电路翻转，导致芯片产生较高的测试功耗，从而大大降低了芯片测 试的可靠性和出厂成品率 15。所以，低功耗的可测性设计技术也是目前集成电路 芯片设计的重要研究课题。 1.2 关键技术及其研究进展 1.2 关键技术及其研究进展 本文涉及到的关键技术主要有低功耗时钟管理技术，低功耗电源管理技术， 低功耗可测试性设计。本节分别讨论这三种关键技术及其研究现状。 1.2.1 时钟管理低功耗技术 1.2.1 时钟管理低功耗技术 目前的芯片设计以时序电路为主要设计方法。而所谓的时序电路都是以主时 钟的同步翻转进行操作。 为了保持时钟的同步翻转， 即到达所有寄存器时间相同， 通常采用生长时钟树的方法来解决。 这些时钟树在数字集成电路中是需要消耗巨 大的功耗的。在芯片工作中，某些电路在某些时间段的状态不发生变化，但是其 时钟树仍然存在并消耗能量。为了解决这种时钟树上浪费的功耗问题，可以采取 时钟进行管理的方法来解决。 时钟门控 161728是目前使用最为普遍的低功耗设计方法。其设计原理是在时 序电路的综合阶段，往电路中插入一些控制单元来控制电路的工作时钟。一般情 厦门大学博硕士论文摘要库 第一章绪论 4 况下，时钟门控单元是专门设计的低功耗库中的标准模块，如文献19针对低功 耗的时钟管理技术设