（电路与系统专业论文）深亚微米工艺下签核（signoff）静态时序分析方法与研究.pdf

摘要 深亚微米工艺在电路时序收敛精确度方面使芯片设计者和e d a 工具面临了 一系列挑战。时序收敛的不确定性是由片上工艺偏差、片外环境差异、参数提取 精度和电路时序模型精度引起的，目前此类时序的不确定性成了深亚微米工艺下 s o c 电路时序收敛中相当关键的问题。单纯使用传统的最好最坏情况时序分析 方法可以顾及系统的工艺差异，但是无法对片上工艺偏差、片外环境偏差等做出 估算。如果我们用了晶元上的最坏点作为最坏情况( 、v o r s tc a s e ) 进行时序分析，那 么设计的约束和负担无形中就被加重了，使得最初的设计就定位在一个比较低的 水平上；但是如果我们如果过分乐观估计最坏情况，结果就更为严重，它可能会 导致你的设计在制造出来后就是一堆废物，尽管在制造前能保证时序上没有任何 时序违反。考虑到在深亚微米工艺下，工艺尺寸越来越小，单片晶元面积越来越 大，由制造引起的对设计的影响( 称为片上工艺偏差o c v ) 越来越不能忽略， 如果不考虑不确定性因素而简单采用原有的单纯基于c o m e r 的时序分析显然已 不能完全达到s i g n o f f 的要求。 本文旨在通过对一个已经流片的o 1 3 微米工艺、2 0 m 门的d e s i g n 进行 s 追n o f r 的静态时序分析，采集各个条件下的实验数据，找到超大规模集成电路 在后端时序方面受到来自工艺和设计本身的影响，对不确定因素进行建模，消除 不必要的悲观约束，系统总结分析方法；并对国际上先进的静态时序分析理论进 行阐述，特别是最新提出的s s t a ( s t a t i s t i c a ls t a t i ct i m i r i g a n a l y s i s ) 增量统计时序 分析方法，对解决o c v ( o n c h i pv a r i a t i o n ) 问题提出新的理论思路。对今后的超 大规模集成电路的后端物理设计提供有价值的解决方案和参考。 关键字：静态时序分析，签核，深亚微米，统计时序分析，片上工艺偏差 a b s t r a c t u l t r a _ d e e ps u b m i c r o n ( u d s m ) t e c h n o l o 纠p o s t sas e r i o u sc h a l l e n g et ot h ec h i pd e s i g n e ra i l d e d at o o l so nt h et i m i n gs i g n o f fa c c u r a c yt i m i n gs i g n o f ru n c e r t a i n t yd u et oi n - d i ep r o c e s s v a r i a t i o n ，e n v i r o n m e n t a iv a r i a t i o n ，e x t r a c t i o na c c u r a c ya n dt i m i n gm o d e l i n ga c c u r a c yb e c o m e c o n c e r n sf o rt h et i m i n gs i g n o 仃o fu d s ms o cd e s i g 工1 t h e r e f o r e ，t h et i m i n ga n a l y s i sb e c o m e s m o r ea n dm o r ec o m p l i c a t e d t r a d i t i o n a lw o r s t ，b e s tc a s et i m i n gs i g n o f rm e t h o d o l o g yc a nc o v e r t h e s y s t e m a t i cp r o c e s sv a r i a t i o n b u tc a nn o tm o d e lt h ei n d i ev a r i a t i o na n de n v i r o n m e n t a l v a r ia t i o ne t t e c t s t h i st r a d i t i o n a ls t a 日o wa l w a y sl e a d st o2k j n d so fr e s u l t ：d e s i g n e r s o v e r e s t i m a t et h ee f i 色c t so fp r o c e s sv a r i a t i o n s ，w h i c hi m p o s e da d d i t i o n a lb u r d e no nt h ed e s i g n c o n s t r a i n t s ；o ru n d e r e s “m a t et h e ma n dc a u s em a l l u f a c t u r e dc h i p st of a i l s i n c r e 船ei nw 疵r d i 帅e t e rs i z e ，p r o g r e s si nt h ec o n t r o lo fs e m i c o n d u c t o rm a n u f a c t i l r j l 培s t e p sa n ds m a l l e rf e a 恤r c s i z e sh a v ep r o m p t e du st oa c c u r a t e l ym o d e l t h eu n c e n a i n 吼t oa c h i e v er e a is i g n o f f ： l nt h i sp a p e li l lp r e s e n tac a s es t u d yo f ao 1 3 啪2 0m i l l i o ng a t ed e s i g no nt h ev a r i o u su d s m e 行b c t so nt i m j n gs i g n o f fa c c u r a c y ，c o l l e c td a t au n d e re a c hc o n d i t i o n ，m o d e iv a r i o u su n c e r t a i n t y r e m o v eu n n e c e s s a 叮o v e 卜c o n s t r a i n t s ，g e ts u m m a 叫o ns t a 目o wa w a r eo fo c v f u r t h e r n l o r e ，也e a d v a n c e dt h e o r ys s l a ( s t a i i s t i c a ls t a t i ct i m i n ga n a l y s i s ) w 【lb ec o v e r e d ，w h i c hj san e wr o a dt o e s t i m a t ei h ee 虢c t so fo c vi nt i m i n ga n a l y s i st h et i m i n ga i l a l y s i se x p e r i e n c eo nn pd e s i g n t o g e t h e rw i t ht h er e s e a r c h0 ns s t ai ss u p p o s e dt op r o v i d ew o r t h f u lr e f e r e n c et ot h ef u r t h e rv l s i p h y s i c a ld e sl g ns i g n o f r 玎o wa n dt h i sc h i ph a sb e e nt a p e do u t o nj a n u a r y2 0 0 6 k e y w o r d s ：s t a ，s i g n o 最u d s m ，s s t a ，o c v 图表目录 图表1 设计流程中的s j g n o f r _ 8 图表2 同步时序电路示意图1 3 图表3 存在多周期路径的逻辑电路示意图一1 5 图表4a n t e m 在各个c o r n e r 下s 1 a 运行时间1 6 图表5a n t e r o 在各个t e s t c a s e 下门级仿真的运行时闯，1 9 图表6i rd r o p 对时钟树延迟的影响2 4 图表7i rd r o pb a s e d0 c vf l o w 2 5 图表8c m p 导致的互联线o c v 2 6 图表9c a s e 分析存在的问题2 9 图表1 0 用正态分布来表示到达时间和电路延迟，_ 3 l 图表1 1 串连逻辑的加操作3 2 图表1 2 并联逻辑的最大值操作3 2 图表1 3 片内空间相关性偏差示例3 3 图表1 4a n t e m 体系结构3 6 图表1 5a n t e r o 中的时钟域( u d a s l 接口) 3 8 图表1 6 a n t e r o 中的时钟域( c s i x 接口) 3 8 图表17l b m 整体设计方案3 9 图表1 8i b m 设计环境中的e i n s n m e r 4 0 图表19a n l e r 0 中的备时序约束文件4 2 图表2 0p l l 产生倍频时钟的时序约束原理图4 4 图表2 l 同路寄存器的时钟发生器4 4 图表2 2 组合电路的时钟发生器4 5 图表2 3a n t e m 各模块下的t 作模式4 6 图表2 4b a c k t o _ b a c kr e g i s t e r st 0a v o i dm e t a s t a b i l i t y 4 7 倒表2 5l o o k l f i e r 模块接口处时序4 8 图表2 6a n t e r o 物理设计后端各步的时序分析设置。5 2 图表2 7l c d 和c p p r 计算实例5 4 墅堕翌里堡垒型望! ! 翌堂! ! ! ! 塑型圣塑墅堕墼坠尘堕! 型笪望垒型銎塑! ! 垫娶 第一章绪论 1 。1 集成电路的时序分析 数字电路流程中最后s i g n o 行的鉴定被广泛采用的方法有两种：种是静态 时序分析流程，另一种是动态门级仿真流程。传统的做法是动态仿真的方法，通 过输入测试向量，需要耗费相当长的时间来完成电路分析；此外，由于其低覆盖 率，一些关键路径往往会被漏测，造成严重后果。所以随着电路复杂度的增加， 静态时序分析在电路s i 髓o f r 中扮演了越来越重要的角色。 图表1 设计流程中的s j g n o ” 图表1 显示了静态时序分析如何应用于一个典型s o c 设计流程。彤凡代码 通过综合工具产生门级网表，静态时序分析工具读入网表验证时序是否收敛。如 果工具发现时序错误，设计者就要对电路的频率或周期进行重新估算，或者对关 键路径进行重新优化。等到网表中所有时序都满足要求，提取时序约束文件 ( s d c ) 以供物理设计使用。在物理设计阶段，后端设计师将门级网表和时序约 束文件导入布局布线工具，产生最终电路版图。最后提取版图的电阻电容参数， 反标回时序分析工具进行最终的静态时序分析。如果所有时序都达到要求，就称 为此电路版图的时序达到了s i 弘o f f 的精度，可以拿去流片了。 ! 塑! 旦型! g 墅坐坐竺生! ! ! ! ! ! 型型墅! ! 竺! 鱼! ! ! 鲤：堕! ! 塑! 里! 坚旦! ! ! ! ! ! 墅 深亚微米工艺使得裸片( d i e ) 的面积减小、芯片频率提高、成本更低，但 是与此同时芯片的复杂度成指数增加，静态时序分析由于其高效率和相对较快的 运行时间，成为了芯片s i 印o f r 的主要解决方案。在深亚微米工艺下，静态时序 分析的精度受到越来越多物理效应的影响，对工艺效应进行建模成为了时序分析 的关键，其工艺效应包括了片上互联差异，层间电介质密度差异，金属填充( m e t a l f n l ) 和金属开槽( m e t a ls l o t t i n g ) 结构造成的寄生r c 、管脚电容的差异，还有过孔 ( v i a ) 电容、空气间隙( a i rg 印) 、相似电介质( c o n f o r n l a ld i e l e c t r i c ) 等等效应。传统对 最差情况( w o f s tc a s e ) 进行时序分析来核准是否s 堙n o f r 的这种方法，是完全基于 对某一种或某几种基本测试结构( 例如环形电路振荡器或标准单元链) 进行工艺 参数敏感度分析产生的，然后假定由此产生的工艺参数偏差适用于所有设计。这 样的方法对0 1 8 m 及其以上工艺都是大体适用的。但是到了深亚微米工艺，这 样的假设就不再成立。一个环形电路振荡器相对于一个与门来说，工艺参数的敏 感度差异是不同的。不同的电路呈现出不同的工艺参数敏感度，因此就会产生一 个不准确的“最坏情况”，从而为基于“最好，最坏情况”的时序分析引入不确定 性。此外，片上镀金属层过程也会给互联延迟带来更多不确定性，尤其在深亚微 米工艺下，线延迟超过门延迟在路径中占主导地位。 以上各种各样的工艺效应严重影响了时序收敛的精度。为了增强设计的健壮 性，应当将o n c h i p v 州a t i o ns t a 应用到时序分析中。这是目前比较主流的一种 做法，主流的e d a 工具也支持主要o c v 的建模。 然而0 n c h i p v a r i a t i o ns 1 a 会带来悲观的不确定估计，芯片的设计空间就降 低了，随着工艺的减小，此矛盾会尤为突出。为了在生产良率和芯片性能之间取 得平衡，一种新的时序分析方法一一增量统计静态时序分析( s s t a ) 越来越得到业 界的关注，预计在不久的将来，此新方法将会在主流e d a 工具中得以实现。 ! ! 壁堡! ! 竺垫g 丝坐墅尘! 些! ! ! ! 型塑! 坠! ! 堡! 塑羔g ! ：! 堕! ! ! 竺型里墅旦塑竺堕 1 2 本文的写作背景和重点 通常把o 8 一o 3 5um 称为亚微米，o 2 5um 及其以下称为深皿微米，o 0 5 um 及其以下称为纳米级。深亚微米制造的关键技术主要包括紫外光刻技术、等 离子体刻蚀技术、离子注入技术、同互连技术等。目前，国际上集成电路的主流 生产工艺技术为0 1 8 o 2 5 “m ，预计2 0 0 6 年主流加工技术将提高到0 1pm ， 2 0 1 2 年将达到o 0 5um ，进入纳米级。 直到2 0 0 3 年，由于o 1 3 工艺在业界的广泛使用，专业人士开始重新思考经 典静态时序验证对版图s i 弘o f r 的充分性。随之，无论是学术界还是工程界，都 涌现了一批如何对深亚微米工艺下o c v 建模的一系列文章和讨论。就笔者参加 的2 0 0 5 年在s a nj o s e 召开的s n u g ( s ”o p s y su s e rg r o u p ) 会议中，组委会就专门 开设o c v 主题，搞了针对p r o c e s sv a r i 砒i o n 建模的系列讲座。可见，主流e d a 公司开始严肃关注新工艺下新效应对芯片产率的影响。 2 0 0 5 年，i b m 宣布将在不久的将来把其内部时序分析工具e i n s t i i l l e r 商业化， 即推向市场；并宣称e i n s t i m e r 拥有主流商业时序分析工具的所有功能，此外独 有l c d 分析模式能够对统计效应进行分析，这无疑是在s s l a 分析方法在e d a 工具中的首次应用。基于目前市面上商业时序分析工具还没有集成s s l a 的功 能，而笔者有幸参与了基于i b mn p 4 g s 3 的新一代网络处理器n p 4 g x 的后端 物理设计，得到i b m 内部时序分析工具e i n s t i m e r 的使用权。所以本文以i b m 时 序分析工具e i n s t i m e r 作为切入点，以一个0 1 3 微米工艺、2 0 m 门的网络处理器 a n t e r o 为例，进行s i 即o f r 的静态时序分析。此芯片已于今年一月份在i b m 的 f o u n d r y 流片完成。首先对此千万门级的v l s i 设计进行时钟域的分析，找出需 要特殊处理的时序例外( t i m i n ge x c e p t i o n s ) ，以期对此设计有一个全面直接的认 识。并对e i n s t i m e r 工具在后端各个阶段的设置进行研究，系统总结i b m 时序分 析流程，特别是s i g n o f f 阶段的流程，例如c p p r 、l c d 等功能和设置。本文作 者重点试图得到一个普遍适用于深亚微米工艺的时序分析流程，这是电路 s i g n o f r 阶段最关心的一个问题。 后端物理设计流程由很多子步骤组成，比如模块划分、布局、时钟树综合、 布线等等。各个步骤都是和时序紧密相关的，或者说各个步骤后都需要在时序检 ! ! ! ! ! ! 里翌也g 墅! 生型翌! 塑! 堂堕旦竺! 坠! ! ! 型! 塑! ! ：g ! ：! 堕! ! ! ! ! 旦里! 丝望! ! ! ! ! ! 型 验，满足时序后才能进行下一步。步骤不同，则相应的静态时序分析的方法也不 同，特别是时钟树生成前和生成后、布线完成前和布线完成后，时序分析的设置 都是有所差别的。还有就是所有的物理设计动作都结束后最后的时序分析，需要 打开所有和s i g n o f r 相关的功能，为版图的验证把最后一道关。 由于e i i l s t i m e r 用到了统计静态时序分析的理念，因此有必要对此新方法做 系统的研究。笔者将剖析工具中s s t a 的功能和特点，结合目前最新研究成果， 为深亚微米工艺下处理0 c v 问题总结新的理论思路。 ! ! ! ! ! ! ! ! ! ! 墨垒! ! 生! 堡竺竺! ! ! ! ! ! g ! ! ! ! 垦! ! ! ! ! ! ! 尘! ! ! g ! ：! 曼! 璺! ! ! 竺里! 坚! ! ! ! ! ! ! ! 型 第二章静态时序分析概述 2 1 静态时序分析原理 静态时序分析的目的是发现使芯片时序失效和对芯片性能起决定作用的电 路关键路径。它采用穷尽分析方法提取出整个电路存在的所有时序路径，计算 信号在这些路径上的传播延迟，检查信号的建立和保持时间是否满足时序要求， 通过对最大路径延迟和最小路径延迟的分析，找出违背时序约束的错误。而采用 模拟的方法，由于输入矢量的局限性，可能无法检查出某些路径存在的时序失效， 静态时序分析因为遍历所有路径，可以明确地指出时序失效发生的电路部分：另 外静态时序分析的方法因为不要求任何输入矢量，就能很快得到分析结果，从而 省了很多的设计时间。此外软件技术的发展使得静态时序分析软件在功能和性能 上可以满足全片分析的要求，支持片上系统设计，为很快获得设计时序要求提供 了强有力的支持。目前很多时序分析软件，已经能提供百万门级设计所要求的时 序分析性能。 静态时序分析非常适合于同步设计，如流水式的处理器结构和数据通路类的 逻辑电路。同步时序电路的特点是电路主要由存储单元( 时钟边沿触发的寄存器 或者电平触发的锁存器) 和组合逻辑电路组成。在进行静态时序分析前，用户需 要提供给时序分析软件的主要信息包括设计的网表和电路的时钟参数，时序分析 软件能够从工艺库中获得诸如建立( s e t u p ) 和保持( 1 l o l d ) 时间等时序参数，通过计 算时序部件之间每个组合逻辑块的延时，判断这些延时是否和与之相对应的寄存 器的时序参数冲突。静态时序分析包括三个基本的过程：查找、延迟计算和结果 管理，在算法实现上，静态时序分析将要分析的电路抽象为有向图，这个图是以 各种延迟为边的权重以电路基本存贮单元为节点，并不考虑电路的逻辑功能， 因此那些原本并不具备逻辑功能的连接也可能被作为时序分析的一条路径给予 计算和检查，这些路径就成为“虚假路径( f a l s ep a t h ) ”，虚假路径的出现妨碍了 用户确定真正的关键路径，从而导致时序验证效率的降低，因此利用特定的约束 减少最终路径报告中虚假路径的数目也是时序分析软件的主要工作任务，然而由 于电路自身信号流的复杂性和搜索算法的局限，虚假路径的出现总是难以避免， ! 竺生! ! 璺! ! 墅! 生! ! 璺! 鱼! ! ! ! ! 型竺! 垦塑! 竺尘垫! ! ! 鲤：! 坚! ! ! ! ! ! 旦! 坚：! ! ! ! ! ! ! 型 所以关键路径的最终确定还是需要用户仔细分析路径报告。同传统设计流程中的 后模拟方法验证相似静态时序分析也依据设计流程所处的不同阶段和需要处理 的电路基本单元的不同而分为不同的层次：晶体管级和门级。晶体管级的时序分 析耗时长，但提供的时序信息精确且详细，不过由于晶体管级信号流方向的模糊 性，也会有更多的虚假路径；而门级的分析因为信号流明确，产生虚假路径的数 目也较少。 在完全的同步时序逻辑设计中，整个电路内部是由组合逻辑和寄存器相间隔 而成，信号在时钟节拍的作用下从源寄存器的输出端经过组合逻辑块到达目的寄 存器的输入端。在同步时序逻辑电路中系统内部所能到达的最高工作频率是由寄 存器的建立时间、保持时间、时钟一输出时间、寄存器问的信号传播延迟决定。 寄存器的建立时间t s u 是数据信号在时钟信号到来之前必须稳定的最小时间：保 持时间t h 则是寄存器时钟信号到达之后，信号应该保持稳定的最短时间；时钟 输出时间t c o 是指寄存器时钟信号有效之后到寄存器数据输出有效的时间。 图表2 同步时序电踞不薏图 如图表2 所示，设时钟到源寄存器的传播时间为c l o c k _ d e l a y l 。到目的寄存 器的传播时间是c l o c k _ d e i a y 2 ，源寄存器输出端到目的寄存器的输入端之间的组 合逻辑延迟为r d ，在电路内部两个寄存器之间的数据必须满足关系： c l o c k - d e l a y l + t c q + r d + t s u t c q + r d + t s u c l o c k _ s k e w ! 坚堡旦竺垫g 墅! ! ! ! ! ! 竺! 些! ! ! 垫墅塑! 壁苎! 堡! 塑坠塑：! 堡! ! ! ! ! 旦旦! 竺望! 塑! ! ! 壁 定义该不等式右边部分为i n n e rc l o c l kp e r i o d ，则系统内部时钟所 能达到的最高工作频率就是i n n e rc l 0 c l kp e o d 的倒数。当需要计算系统 工作的最高频率时，就需要考虑芯片外部信号的输入和输出延迟，对于输入信号。 设输入信号延迟为i n p u td e l a y ，信号从输入管脚到内部寄存器输入之间的传播延 迟是d a t a d e l a y l ：输出信号的片外延迟为o u t p u l d e l a y ，信号从寄存器输出到 输出管脚的传播延迟d a t a d e l a y 2 。记输入处最大时钟周期为 i n p u tc l o c kp e r l 0 d ，输出的管脚的最大时钟周期记为 o u t p u tc l o c kp e r i o d ，系统的最大工作频率为f 。，则有： f m 戕= 1 p e r i o d ma ) 【 p e r i o d m a x = m a x ( n 叮n e r i c l o c k p e r l 0 d ，i n p u t _ c l 0 c k - p e r i o d ， o u t p u l l 二c l o c k p e r l 0 d ) i n p u t - c l o c k - p e m o d = i n p u i d e i a y + d 缱l - d e l a y l + t s u c i o c k e i a y l 0 u t p u t - c l o c k e m o d = c i o c i o d a y 2 +t c q+d a t a - d e l a y 2+ o u t p u l d e l a y 现在复杂的逻辑电路通常都有多个时钟信号，在时序分析时如果对每个时钟 信号都有具体指定时序要求，系统对由不同时钟驱动的寄存器间的可以工作的时 序特性以s l a c k 的形式给出，如结果为正则表明布局布线后结果符合时序要求， 反之则表明存在时序冲突。如果没有对时钟的信号赋予相应的要求，通常会忽略 不同时钟驱动的寄存器之间连接的部分电路时序分析。多时钟域中有一种特殊的 时钟信号：衍生钟，这种时钟信号不是由外部输入，而是由内部逻辑运算所得到。 这不是一种好的设计风格，因为衍生钟作为时钟信号实际上需要很大的扇出，虽 然可以用驱动能力很强的驱动器和传播性能更好的全局信号线来作衍生时钟的 输出，以克服大负载带来的延迟，但是由于该时钟信号是其它信号逻辑运算的结 果，在实际使用中可能会有毛刺和其它亚稳态效应，从而产生不良后果。大多数 时序分析器支持对衍生钟的分析，它们的分析和多钟的情形相类似。 ! 竺堡里竺! 坚竺! ! 型! 翌壁竺塑! ! 型竺! 墅! ! 苎! ! 竺! ! g ! ：堕! 塑竺旦里! 坚里型! ! ! ! 旦 图表3 存在多周期路径的逻辑电路示意图 在某些设计中，常有多周期路径( m u l l i c y c l ep a t h ) 出现，多周期路径是相邻 的寄存器之间数据通路在两个或者两个以上时钟周期才传递有效数据的路径，它 是由设计的逻辑功能所致，大多数时序分析软件无法识别，需要用户在关键路径 的检查中自己确定。一个典型的多周期电路如图表3 所示，由于某些加法器和乘 法器运算的复杂度较高。需要更长的时问，在驱动电路的一个时钟周期可能无法 完成运算，因此在设计中用周期为两倍或更多时钟的信号作为使能，控制数据通 路上的寄存器的输入和输出，以保证运算在正确的时序下完成相应功能。由于静 态时序分析并不考虑电路的功能，设乘法运算电路从全部输入到输出需要3 0 n s ， 而时钟周期是2 0 n s ，不考虑这段路径的多周期，就会认为乘法电路是关键路径， 实际上由于乘法电路两端的寄存器是在两倍时钟周期即4 0 n s 下同步工作，因此 乘法电路是符合最大时钟周期限制的。由于现在的很多设计多采用硬件描述语言 作为输入，因此设计者很容易构造复杂的多周期路径，因此就需要在进行时序分 析过程中仔细检查。 ! 鲤! ! 里翼垫g 墅! ! 坚! 竺壁! ! ! ! ! ! 型竺! 塑竺! 兰! 鱼! ! 堡! 兰堑! ! ! ! 望里! 坚旦! ! ! ! ! ! 旦 2 2 静态时序分析特点 静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。它提取整个电 路的所有时序路径，通过计算信号沿在路径上的延迟传播找出违背时序约束的错 误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路 径延迟和最小路径延迟的分析得到。 静态时序分析的方法不依赖于激励和任何测试向量，且可以穷尽所有路径， 运行速度很快，占用内存很少。它完全克服了动态时序验证的缺陷，适合进行超 大规模的片上系统电路的验证，可以节省多达2 0 倍的设计时间。因此，静态时 序分析器在功能和性能上满足了全片分析的目的。支持片上系统设计，即它为很 快满足设计时序要求取得了突破，能提供百万门级设计所要求的性能，并在一个 合理的时间内分析设计，而且它带有先进的时序分析技术和可视化的特性，用于 全芯片验证。 以笔者参与设计的千万门级的网络处理器a n t e r o 为例，对于最终的版图验 收同时用了静态时序分析和动态门级仿真两种方法。基于同样环境下，即r h e l 3 0 s 、x 8 6 6 4a m dc p u 、3 2 g b 内存、7 3 g b 硬盘，有实验数据如下： 内存方面：完成全片s i g n - o f r 的静态时序分析的峰值内存是1 9 6 g b ； 完成门级仿真中的个t e s tc a s e 所需的峰值内存是2 3 3 g b 。 运行时间方面：静态时序分析对全片需要进行4 个c o r n e r 的分析， 如下图表4 表示了每个模式下的运行时间 c o n e rr u nt i m e ( h o u r ：m i n u t e ：s e c o n d ) w c ，p l le a r l y 1 0 ：3 7 ：4 0 w c p l l l a t e1 1 ：0 6 ：4 0 b c ，p l l e a r l y 4 ：4 6 ：3 4 b c p l l l a t e4 ：5 l ：3 2 t o t a lm n t i m e3 l ：2 2 ：2 6 图表4a n t e r o 在各个c o m e r 下s 1 _ a 运行时间 可见跑完全片在各个情况下的s t a 需要一天半不到的时间：而对于门级仿真 来说，这样的时间连一个c a s e 都跑不完，具体门级仿真的运行时间可见下表5 ： ! ! ! ! 生! | 竺! ! g 墅! ! 墅! 塑坚! 型! ! ! 型坚! ! ! ! ! 竺! 堡! ! ! 塑：! 堡! ! ! 笪旦望! 坚里! ! ! ! ! ! g ! t cn a m e d e s “i p t i “ r e a ls d fe s t i m a t e s i m u i a t i o nr e a l m e ( u s )t i m e ( h o u p - r a i n i e r o l 0 0 3 2b l a d em o d e ；g 培a b i te t h e r n e tm a c ； 6 0 5 2 c s i xm o d e ；d p p us p d3 3 3 m b z d s f c d r a m ；d 0 ，d l ，d 2d o u b j ew i d e ，d 0 d 2f c d r a md ld d rd r a m ：o n e6 4 b y t ef n m ef o rd m ub ；a c c e s sh 0 ；s e d f r a m e o u t a ts i f w r a p a n t e r o 们一0 0 3 2b 1 8 d em o d e ；g i g a b i te t h e r n e tm a c ； 6 5s 6 c s i xm o d e ；d p p us p e e d3 3 3 m h z ；d s f c d r a m ；d 0 ，d l ，d 2d o u b j ew i d e d l f c d r a md ol 蛇d d rd r a m ：o d e6 4 b y t ef r a m ef o rd m ub ；a c c 鹤sd 2 ；s e n d f r a m eo 吡a t d m u b d no c 3l1 6i n t e 2 e rb i a d em o d c ；s p l 3p o so c 3 c1 2 5 1 1 6 m a i n t e n a is c h e d u i e ri se n a b l e d ： u d a s lm o d el o g j c a lc e m o d e ；d p p u s p e e d5 0 0 m h z ；d sf c d r a m ；d o ，d l ，d 2 d o u b l ew i d e d od ln 2d d rd r a m ：2 2 n o r m a ii e n g t hf r a m e sf r o ms i fa n ds e n d o u ta te a c hd m u a c c 髑sd 1 f e n e l u p - r a i n i e r o l o o 1 6i n t e g e rb l a d em o d e ；f e n e tm a c ；c s i x7 56 6 m o d e ；d p p us p 竹d5 0 0 m h z ；f c d r a m ； d o d l ，d 2d o u b l ew i d e ；6 4b ，t ef r a m ef o r d m ub p o r t2 ，p o r t4 p o r t5 ；a c c e s s 肿，d 0 ，d l ；s e n df r a m eo u ta ts i f d n q d l c o p 一2 3 2b l a d em o d e ；g i g a b i te t h e 孙e tm a c ；6 86 0 【n t e r n a ls c h e d u l e ri se n a b i e d ：u d a s l m o d el 0 9 j c a ic e 邢o d e ；d p p us p e e d 3 3 3 m h z ；ln o r m a li e n g t hf r a m e f r o m s i f a c c e s sq d r d n _ 4 0 _ p o r t j 3 2b i a d em o d e ；g i g a b i te t h e r n e tm a c ；1 1 51 1 0 u d a s ll 0 9 j c a lc e m o d e ；d p p us p e e d 3 3 m h z ；d sd d r ；d 0 ，d l ，d 2d o u b l ew j d e ； 1 0 in o r m a l i e n g t hf h m e sf m ms i fa n d s e n do u ta te a c hd m u a c c 髂sd od 4 u d a s l _ u p - r a i l i i e r 们- 0 0 1 6b i t m a pb l a d em o d e ；g i g a b i te t h e r n e t6 55 6 m a c ；u d a s ll o g i c a ic e m o d e ；d p p u s p e e d5 0 0 m h z ； d sd d r ； d o ，d l ，d 2 d 仙b l e w m e ；o n e 甜b y t e f r a m e f o r d m u a ；囊c c e s s 肿；s e n d f 憎m eo u ta t s i f - s p j 3 - u p - r a i n i e r o l - 0 0 1 6i n t e g e r b i a d em o d e ；s p l 3p o so c l 2 cs s 7 6 o c 3 cm a c ：u d a s lr a i n i e rc e uf o r m a t 1 7 m o d e ；d p p us p e e d5 0 0 m h z ；d sd d r ； d 0 ，d 1 ，d 2d o u b l ew i d e ；6 4b ”ef r a m ef o r d m ubd ( o c l 2 c ) d m uap o r to ，1 ，2 ，3 d m ucp o r t1 ( o c 3 c ) ；a c c 髓sh 0d od 1 d 2 ：s e n d f r a m eo u ta ts i f d n r a n d p h y l 3 2b i a d em o d e ；g i g a b i te t h e r n e tm a c ；8 57 6 i n t e r n a is c h e d u i e ri se n a b i e d ；u d a s l m o d e l o g i c a l c e i l m o d e ；d p p us p e e d 3 3 3 m h z ；2 2n o r m a ii e n g t hf r a m 档f r o m s i fa n ds e n do u ta te a c hd m u a c c e s s d o d l g e n e t p c s - l i p r a i n j e r o l - 0 0 3 2b i a d em o d e ；t b ie t h e r n e tm a c - c s j x6 05 2 m o d e ；d p p us p e e d 3 3 3 m h z ； d s f c d r a m ；d 0 ，d l ，d 口d o u b l ew i d e ；o n e 6 4b y kf r a m ef o rd m ub ；a c c e s sh 0 ； s e n df 憎m eo u ta t s i f o c l 2 c 一”p _ r a i n j e r o l o 3 2b l a d em o d e ；p o so c l 2 cm a c ；c s i x6 0 5 2 m o d e ；d p p u s p e e d 3 3 3 m h z ；d s f c d r a m ；d o ，d l ，d 2d o u b i ew i d e o n e 6 4b y t ef r a m ef o rd m ub ；a c c e s sh o s e df r a m e0 u ta ts i f d n m c _ r a n d p i o s - l 3 2b l a d em o d e ；s p l 3p o so c 4 8 cm a c ；1 0 59 4 i n t e r n a is c h e d u i e ri se n a b k d ：u d a s l m o d el o g i c a ic e m o de d p p us p e e d 3 3 3 m h z ；2 4n o r m a ji e n g t hf m m e sf r o m s 1 fa n ds e n do u ta te a c hd mu a c c 鹳s d od 1 m u i t i c a s t o c 3 c - u p r a i l i i e r o l o 1 6i n t e i p rb 1 8 d em o d e ；p o so c 3 cm a c ；6 55 6 c s i xm o d e ；d p p us p e e d3 3 3 m h z ；d s f c d r a m ；d o ，d l ，d 2d o u b l ew i d e ；6 4 b y t e f r a m e f o r d m u bp o r t la n dp o r t 2 ； a c c e s sh o ：s e n df r a m eo u ta ts i f d nn o wc cr | 3 6 4b i a d e m o d e ；g j g a b t b s t e t h e r n e t6 86 0 m a c ；i n t e m a ls c h e d u l e rse 响b i e d ； u d a s lm o d el o g i c a ic e um o d e ；d p p u s p e e d5 0 0 m h z ；9n o m a i i e n g t hf r a m e s f r o ms i f 日n ds e n do u ta te a c hd m u a c c e 鹞d o d l o c 4 8 c - u p _ r 矗i n i e r o l _ o o 1 6i h t e | e rb l a d em o d e ；p o so c 4 8 cm a c 6 05 2 c s i xm 0 d e ；d p p us p e e d3 3 3 m h z ；d s f c d r a m ；d 0 ，d l ，d 2d o u b l ew i d e ；“ b y t ef 悖m ef o rd m ua ；8 c c 髂sh o ；s e n d f r a m e o u ta t s i f d nd i s c a r dl3 2b l a d em o d e ；g i 驴b “e t h e r n e tm 4 c ；8 s 7 6 - 1 8 i n t e r n a is c h