（微电子学与固体电子学专业论文）时序驱动vlsi设计方法研究.pdf

天津大学颂二b 学位论文 摘要 f 7 近年来，先进的集成电路技术对设计提出了新的要求。为了解决 、 电路性能提高的要求和互连线延迟影响加剧等问题，人们提出了时序 、 驱动的集成电路设计方法寸本论文讨论了针对亚微米和深亚微米超大 规模集成电路的时序驱动设计方法。该方法包括了：系统设计、逻辑 综合、仿真、静态时序分析、布局、建立时钟树、布局优化、布线、 后仿真等t o p d o w n 集成电路设计方法的步骤。该时序驱动集成电路 设计方法，以时序约束贯穿设计的各个流程步骤，时刻注意电路满足 时序约束的情况。这样，在提高电路性能的同时，也可以缩短设计时 间。 结合中科院微电子中心设计的o 6 u r n 工艺，4 7 万门，工作频率 、 为4 0 m h z 的d s p 芯片鲁重点介绍了如何建立时钟树和布局优化等， 厂 时序驱动物理设计中的重要问题。铡用本文介绍的方法，我们成功的 完成了该芯片的设计。j 关键词：时序驱动、集成电路、时钟树、时序约束 墨笙查堂堡主堂竺堡壅 a b s t r a c t r e c e n t l y , a d v a n c e s i n i n t e g r a t e dc i r c u i t ( i c ) t e c h n o l o g y h a v e i m p o s e dn e wr e q u i r e m e n t so ni cd e s i g n i no r d e rt os o l v et h ep r o b l e m ， t h a tp e r f o r m a n c er e q u i r e m e n t sa r ei n c r e a s i n g ，t h ee f f e c t s o fw i r i n go n d e l a y a r eb e c o m i n gm o r es i g n i f i c a n t ，t h em e t h o do ft i m i n g 。d r i v e nd e s i g n a r e d e v e l o p e d f o r c h i pd e s i g n i n t h i s p a p e r , at i m i n g d r i v e nd e s i g n m e t h o df o rs u b m i c r o na n dd e e ps u b - m i c r o nv l s ii s d e s c r i b e d t h i s d e s i g nm e t h o d i sam e t h o do f t o p d o w n i cd e s i g n ，w h i c hi n c l u d e ss y s t e m d e s i g n ，l o g i cs y n t h e s i s ，s i m u l a t i o n ，s t a t i ct i m i n ga n a l y z i n g ，p l a c e m e n t ， g e n e r a t i n g c l o c k t r e e s ，o p t i m i z a t i o n f o r p l a c e m e n t ，r o u t i n g a n d p o s t s i m u l a t i o n ，e t c t h e r e a r et i m i n gc o n s t r a i n t s ，a n di t i st a k e ni n t o a c c o u n tw h e t h e rt i m i n g r e q u i r e m e n t s i s m e t ，a t e a c h s t e p o ft h i s t i m i n g d r i v e nd e s i g nf l o w s o ，p e r f o r m a n c e o fc i r c u i tc a nb ei n c r e a s e d ，a t t h es a m et i m e ，t i m e t o m a r k e tc a n b er e d u c e d a sa ne x a m p l e ，a nm e c c a s sd e s i g no f4 0 m h z d s pc h i p ，w i t h 4 7 0 ，0 0 0g a t e sb a s e d o n0 6 u r nc e l ll i b r a r yi sd e v e l o p e d i nt h i sp a p e r , i ti s e m p h a s i s o nh o w t os o l v ep r o b l e m si nt i m i n g - d r i v e np h y s i c sd e s i g n ，s u c h a sh o wt og e n e r a t ec l o c kt r e e sa n do p t i m i z ef o rp l a c e m e n t u s i n gt h i s m e t h o d ，w eh a v es u c c e e d e d i nd e v e l o p i n gt h i sc h i p k e yw o r d s ：t i m i n g d r i v e n ，i n t e g r a t e d c i r c u i t ，c l o c kt r e e ，t i m i n g c o n s t r a i n t l 2 灭津火学硕士学位论文 第一章概述 第一节v l s i 的发展趋势 从晶体管的发明( b e i ll a b ，1 9 4 7 ) 算起，集成电路技术发展刚有5 0 年的历史， 如果从第一块集成电路的发明( 用m e s a 技术：t i ，1 9 5 8 ；用平面技术： f a i r c h i l d ，1 9 6 1 ) 算起只有4 0 年。但是i c 技术已经历了从小规模集成、中规模集 成、大规模集成、超大规模集成的阶段，现在芯片的集成度已有大于1 0 8 个元件 的了。近几十年来，集成电路技术一直按m o o r e 定律发展，即集成电路性能每 1 8 个月翻番。i c 这种高速发展的主要技术基础是i c 加工工艺的特征线条每代 ( 大约3 年为一代) 以3 0 左右的速度在缩小，以及电路的不断创新。当前以硅为 原料的动态随机存取存储器( d r a m ) 的集成度已高达2 5 6 m l g b i t ，这意味着 可将整套大百科全书的信息存到个芯片中去；据预测，用不到1 0 年，可以用 0 1 u m 的工艺制造出1 6 0 b i t 的d r a m ，其存储量约为四个人脑的存储量。m c u 是可以反映i c 发展的另一类产品，它的高速发展依赖于i c 电路的速度提升，芯 片的集成度的提高，电路的功能复杂度的增加以及系统设计的创新。1 0 年前的 3 8 6 每秒执行的指令数大约为1 07 条：现在的m c u 每秒可以执行5 1 0 x 1 0 8 条指 令。据最新消息，英特尔公司已经研制出栅氧化层厚度为o 0 3 微米的晶体管， 用这种晶体管制造的芯片的速度可以达到1 0 g h z 。 近年来，国外的先进i c 工艺的发展历程为：1 9 9 0 年为o s u m 、1 9 9 3 年为 o 6 u m 、1 9 9 5 年为0 3 s u m 、1 9 9 7 年为0 2 5 u m 、1 9 9 9 年为0 1 s u m 。而国内的工艺 水平总体上与国外先进水平相差三到四代。国外现在用0 1 s u m 、o 2 5 u m 的工艺 设计各种计算机、通信等方面的复杂i c 。国内已有采用国外开发的0 2 5 u m 库并 利用国外的物理设计力量，自己进行电路逻辑设计的。而自己开发库自己布局布 线进行设计采用的最高工艺水平是0 6 u m 的工艺。可见我国的集成电路与国外的 差距是很大的。 今后i c 的发展趋势为高速、低压、低功耗、高集成度。从工艺上讲，i c 技 术已步入深亚微米并向亚o 1 微米技术发展。由于v l s i 器件按比例缩小时电路 中的连线延迟几乎不缩小。从而当线条变细芯片的集成度提高、面积增加时， 互连线对芯片的影响也变得日益重要了。为了减小互连线的延迟，人们从工艺上 采用多层布线、降低连线薄膜材料的电阻率、降低多层布线之间的绝缘层的电容 率等措施来减小r c 延迟。 采用深亚微米技术使在一个芯片上集成几百万到几千万个器件，用复杂的布 线方式将各种功能的电路集成到一个芯片上成为可能，这为整个电子系统集成于 天津大学硕士学位论文 一个芯片上( 即s y s t e mo nc h i p ) 提供了技术条件。在这种背景下，为了更好更 快更节省成本的设计芯片，提出了以下几种设计思路： 1 为了满足v l s i 速度提高的要求，以及减小互连线延迟增加的影响，整 个设计流程采用时序驱动，即在满足逻辑功能的前提下，将时序作为首 要约束加载到设计的各个步骤中。 2 为了减少芯片面积，芯片中的s r a m 采用全定制方法设计，以宏模块的 形式加到芯片中。 3 可测性设计。集成电路的成本除了设计成本、制造成本和封装成本外， 测试成本的比例也很大。一台测试仪的价格通常以百万美金为单位计算， 因此芯片的测试费用往往以秒计算。并且测试仪的容量有限，所以要求 我们能找出一种以少量的测试矢量来证明芯片正常工作的方法。这要求 我们在设计中采用可测试性设计的方法，在时序电路中的可测性设计中， 内部扫描法是发展得比较成熟的方法，利用它可以用比较少的测试矢量 得到较高的故障覆盖率。 我们在设计4 7 万门，基于0 6 u m 工艺的d s p 芯片d s p l 时，正是采用了上 述的方法，才使得我们顺利的完成了该芯片的设计。 第二节时序驱动的v l s i 设计流程简介 过去，流行的i c 设计方法是输入电路图、规划电路、布局布线，生成最后 版图。这种方法对于中小规模、速度要求不高的电路是比较有效的。但随着电路 的复杂性的增加，电路规模的提高，上述方法已不能满足要求。综合工具的成熟 使得新的设计方法用硬件描述语言( h d l ) 设计电路，成为可能。用这种方 法可以更好的开发和管理好芯片设计。加工工艺的发展使得器件的尺寸缩小，使 器件本怔延迟减小；互连线在芯片中的面积增大，它的延迟占整个链路延迟的比 例也增加，加大了设计的难度。同时，通信、计算机的高速发展对集成电路的速 度与计算量提出了更高的要求。这样，在设计集成电路时，电路的速度已成为在 保证电路逻辑功能的基础上，首先要满足的要求。 然而，在利用h d l 进行设计时，我们又面临着这样一个难题：将行为级的 h d l 描述综合为门级电路时，很难对互连线延迟进行较为精确的估计，而对于 深亚微米i c 互连线的延迟对电路的影响非常大。为此，我们在综合网表时要为 物理设计留一定的余量，但余量多大是很难估计的。当物理设计的时序不能满足 要求时，还要返回重新综合，一般来说，这种情况是必然要发生的。这样不断的 叠代直到时序达到要求。这个过程是非常费时间的，以我们4 7 万门的电路为例， l 天津大学硕士学位论文 从布局到返回综合至少需要- n 两周的时间。 因此，近几年探索减小设计周期的时序驱动v l s i 设计方法，成为i c 设计 界的热门课题。图1 1 是以h d l 为基础的时序驱动v l s i 设计流程。可以看出时 序驱动的v l s i 设计步骤为： 1 根掘用户要求进行系统设计，并且将之转化为可以综合的，用h d l 编写 的r t l 级描述； 2 功能仿真，如果正确则综合，否则返回系统设计； 3 将通过仿真的r t l 级的h d l 程序综合为网表； 4 进行静态时序分析、门级仿真，如果两者都满足要求，则进行物理设计， 否则返回系统设计： 5 根据布局布线库进行布局布线； 6 进行第二次静态时序分析，将s d f 文件反标到网表中进行后仿真； 7 生成版图，并进行d r c 、l v s 和e r c 检查，通过后投片： 8 中测。 本论文将以4 7 万门的d s p 芯片设计为例，讨论时序驱动v l s i 设计方法， 以探索深亚微米a s i c 设计方法。 l 图1 1v l s i 时序驱动设计流程 灭津人学颁十学位论文 第二章互连线延迟 第一节互连线延迟模型 过去加工工艺线条比较粗，集成电路的规模较小、速度要求不高；所以在设 计集成电路时往往可以忽略互连线延迟。随着微电子技术不断发展，工艺线条宽 度已进入亚微米、深亚微米，这时器件延迟已变得非常小( 对于0 1 h i l l 器件，其 本征延迟为l o p s 数量级) ，而随着线条变细，互连线单位线长的电阻值变大，将 线条的单位面积的电容值减小的有利因素削弱了，所以在亚微米、深亚微米v l s i 中互连线延迟占整个电路的延迟是比较大的。图2 1 是根据统计结果，得到的连 线延迟与单元门延迟随工艺水平发展的变化情况。 o 1 门的本征延迟 连线延迟 、： ：二：l 一一一一一一 ，7 7 ，ii 、 工艺f u ) 21 5l0 80 60 3 5 尺寸( r a m 2 1 8 7 x 8 71 3 9 x 1 3 91 5 3 x 1 5 31 7 x 1 71 8 x 1 82 0 x 2 0 门数( g a t e s ) 2 0 k5 0 k15 0 k2 5 0 k4 0 0 k8 0 0 k 图2 1 门的本征延迟与引线延迟随集成电路技术发展而变化 由图2 1 可见芯片中互连线的寄生参数，如电容、电阻，以及由此引起的信 号延迟已成为影响高速v l s i 性能的个重要因素。【3 】 r lr 2r 3 a 叫 t ) - r 1 b i - c li - c 2i - c 3 勺9 1 1 dx 勿g n d 锄l d 图2 2 r c 链路延迟的计算 在集成电路中各级门电路之间的互连线是一个分布参数的r c 连线，为了化 简运算，我们可以用集总参数r c 链路来表示。这时互连线的延迟可近似计算为 t d = r 。c 。，其中k 为连线网络的节点，r 。是信号源输出节点l q 与节点k 共享的 灭漳人学顿l 学位论文 公共路径的电阻，c 。是节点k 上的电容。按上述公式，计算如图2 2 所示的信号 从源头a 到端点b 的总延迟为： t 。= r 、c + ( r ，+ r ：) c ：+ ( r 。+ r 2 + r 。) c a ( 2 1 ) 对于较长的互连线，可用分布参数的r c 链路表示，即连线的电阻电容是沿 连线连续分布的。如果忽略工艺的离散性，假设连线的单位长度的电阻电容相同， 这样我们可以将连线分为若干可以看作集总参数的小段，从而建立长互连线的模 型。这些小段的连线可以用以下三种r c 模型表示：l 模型、p i 模型、t 模型， 如图2 3 所示： rrr ，2r ，2 abc 图2 3l 模型( a ) 、p i 模型( b ) 、t 模型( c ) 前面讨论的是当连线只有两个端口的情况，如果电路是由个门的输出驱动 几个门的输入，这时互连线成为树状结构，它的等效电路结构如图2 4 所示。假 设为源端的输出端等效电阻：r c 、c 。分别表示两个相邻节点间连线e 的电阻电 容；c 。表示连线e 后的子树t c 中的节点电容之和；表示从源端等效电阻后到 连线e 前的电阻之和；c o 表示整个连线树结构的总电容。如用集总r c 模型表示 树结构，采用l 模型的等效电路时，连线延迟可写为： t d = r o c o + r e ( c c + c c )( 2 2 ) 如用p i 模型的等效电路时，连线延迟可写为： t d = r o c o + r e ( c 9 2 + c c )( 2 3 ) 如用t 模型的等效电路时，连线延迟可写为： t o = r o c o + c c ( r 以+ r e )( 2 4 ) 图2 4 树状结构互连线的等效电路结构 我们在完成4 7 万门d s p 芯片的布局以及布线后，采用的p i 模型表示电路 中的互连线的r c 寄生参数。 i 天津人学颁j 学位论文 第二节寄生参数的提取 准确计算和优化互连线的前提是精确的提取互连线的寄生电阻电容。 寄生电阻的提取比寄生电容的提取容易，用较少的硬件资源，便可以得到较 准确的互连线寄生电阻。当前，我们所了解到的c a d e n c e 公司提供的集中提取寄 生参数的方法，其所用到的公式是： ttt r - k o r v + r m 蚩+ k l r m l + r 口2 蚩卜- + k “艮虮- l + r 口n 贵 n - l ，2 ， ( 2 5 ) 其中，r ，i a 0 、r v i 。卜r v m l 分别是第一层连线与硅的连接孔电阻值，第二层连 线与第一层连线的连接孔电阻值，第n 层连线与第n - i 层连线的连接孔电阻值。 k o 、k k 川分别是这些连接孔的个数。r 。i 、r 。2 r 。分别是第一层、第二层 第n 层连线的方块电阻。l l w 1 、l 2 w 2 l 。w 。分别是这些连线的长宽比。连 线电阻对温度是很敏感的，在某一温度下的电阻值可以用下面的公式计算。 r ( t ) = r 1 + t c l * d t + t c 2 * ( d t ) 2 d t = t _ t o( 2 6 ) 其中，t 和t o 分别是工作温度和常温( 2 5 0 c ) ，r 是常温下的连线电阻，t c i 和t c 2 分别是该连线的线性温度系数和二次温度系数。 互连线的寄生电容由三部分组成：面电容、边缘电容和耦合电容。如图2 5 所示，面电容是连线与衬底之间或连线层间的平板电容。边缘电容是连线边缘与 衬底或与其它连线层之间的电容。耦合电容是两连线边缘因耦合产生的电容。 氍涨 图2 5 寄生电容的组成 图2 5 中，c p l 是一次铝连线与衬底之间的面电容，c 口是一次铝连线与二次 铝连线之间的面电容，c n 是一次铝连线边缘与衬底之间的边缘电容，c f 2 是一次 铝连线与二次铝连线之间的边缘电容，c 。是一次铝连线间的耦合电容。 根据不同的应用场合，考虑因素的多寡，共有i d 、2 d 、2 5 d 和3 d 等四种 l 天津人学坝：学位论文 提取寄生电容的模型。1 d 模型计算连线电容是用连线的长度乘以连线的单位长 度的电容。由于连线的单位长度电容与其本身拓扑结构以及和它相邻的电路部分 有关系，因此连线的单位长度电容是一个变化值。在1 d 模型中，将单位长度的 电容作为一个常量计算连线电容，这样计算得到的寄生电容精度是很差的，现在 在集成电路设计中已很少用了。2 d 模型提取寄生电容时考虑了互连线与衬底间 的面电容、边缘电容和同层连线问的耦合电容。由于该模型需要的硬件资源较少， 运算速度较快，在精度要求不高的地方可以利用。3 d 模型是提取寄生电容最准 确的模型，它较全面的考虑了互连线与衬底间的面电容、边缘电容，互连线问的 面电容、边缘电容，同层次互连线间的耦合电容，以及不同层次间的互连线耦合 电容。3 d 模型计算寄生电容的基本思路是求解互连线上的拉昔拉斯或泊松方程 计算电容。根据求解的方法不同，可以将计算电容的方法归纳为有限差分法、有 限元法、边界法和格林法等几种方法。用3 d 模型提取寄生电容的精度很高，但 它需要处理大量的数据，占用大量的硬件资源。以c a d e n c e 提供的专门用于提取 参数的工具h y p e re x t r a c t 为例，该工具支持3 d 模型的提取寄生参数，它对计算 机的硬件资源要求如下：当电路中节点数少于5 0 ，0 0 0 时，需要5 1 2 m 内存；当 f 乜路中节点数为5 1 ，0 0 0 - 1 5 1 ) , 0 0 0 时，需要l g 内存；当节点数超过1 5 0 ，0 0 0 时， 需要的内存大于2 g 。 为了用较少的硬件资源，便能较准确的提取寄生参数。提出了用2 5 d 模型 提取寄生电容的方法，它在提取电容参数时考虑了：互连线与衬底之间的面电容 和边缘电容，同层互连线间的耦合电容，不同层互连线间的边缘电容和面电容。 可见这种模型提取电容时，考虑的因素是很全面的。在完成布局布线后，我们利 用s i l i c o ne n s e m b l e 中的2 5 d 模型提取电容，它提取电容的方法是一种查表式的 方法。由硅加工厂提供的工艺参数，生成一个叫c a p d a t a 的文件，该文件列出了 互连线不同相对位置下的单位面积的互连线与衬底、互连线间的面电容，单位长 度的互连线与衬底、不同层间的互连线间的边缘电容，单位长度的同层互连线间 的耦合电容。提取电容时，先计算连线与衬底间的垂直距离、连线间的垂直距离 与水平距离、连线的长宽厚。再根据连线的位置用查表的方法在c a p d a t a 文件中 查出各种单位面电容、边缘电容和耦合电容。最后，计算出互连线的寄生电容。 j 日查表法用的硬件资源比3 d 模型解二次微分方程用的资源少得多并且可以保 证一定的精度。 在设计d s p l 时，为了验证c a d e n c e 提取寄生电容的精度，我们根据t s m c 提供的数据，仔细分析了电路某些连线的寄生电容，并将这些数据与c a d e n c e 的 2 ，5 d 模型提取的电容值进行了比较。数据如表2 1 所示。 1 0 天津人学坝i ：学位论文 表2 12 5 d 模型提取电容与实测值之间的比较 i 连线长2 5 d 模型提取值实测数值2 5 d 模型提取值与 fu m p f d f 实测数值之误差 l 2 6 20 0 4 8 9 6 50 0 5 3 4 8 28 4 5 i 1 5 60 0 3 3 0 3 50 0 3 0 6 9 97 6 1 2 6 6 0 0 4 7 3 4 00 0 4 5 2 9 24 5 2 从表2 1 提供的数据可以看出，c a d e n c e 的2 5 d 模型提取的电容与实测数 据是比较接近的，说明2 5 d 模型提取连线寄生电容是比较准确的。 现有的e d a 工具，是将提取的互连线寄生电容电阻转化为s p i c e 格式，保存 在s p f 文件中。不论进一步提取电路的标准延迟文件( s d f ) ，还是在做静态时 序分析时，都需要预先提取s p f 。s d f 文件用于反标到网表中做后仿真，以验证 布局布线后的电路功能以及电路所能正常工作的频率，也可反标到综合工具中， 对网表重新综合。而静态时序分析可以在布局或布线后尽早发现时序冲突，以尽 快返回整体设计修复时序冲突。可见准确的提取互连线寄生电容电阻在当前亚微 米、深亚微米v l s i 设计中的重要作用。 第三节影响连线延迟的因素 根据上节的介绍，我们可以进一步分析在具体电路中，影响互连线延迟的主 要因素。 1 器件驱动能力对连线延迟的影响 m o s 管工作在饱和区与非饱和区的充放电的速度不一样。工作在饱和区时， m o s 管将产生恒定的较大电流，充放电的速度比较快；工作在非饱和区时，m o s 管产生的电流将随漏源电压的减小而减小，充放电的速度较慢。一般，器件在饱 和区工作的时间比在非饱和区的工作时间短得多。要准确计算器件的驱动能力非 常困难，我们用驱动单元的等效电阻凡来近似。等效电阻与器件的宽长比、载 流子的迁移率成反比。越小，表示器件驱动能力越强；越大，表示器件驱 动能力越弱。 2 互连线长度对连线延迟的影响 从公式( 2 2 2 4 ) 可知，当驱动器件的输出电阻远远大于互连线电阻时， 公式中的项可以忽略，互连线延迟与互连线电容成正比，亦与互连线长度成正 比。当驱动器件的输出电阻凡小于互连线电阻或与互连线电阻值相近时，互连 线延迟与互连线电容电阻的乘积成正比，由于互连线电容电阻都与长度成正比， 所以延迟与连线长度的平方成正比。单位长度的互连线电容电阻值与采用的工 艺有关系，如我们设计的d s p ! 芯片采用的是o 5 u r n 工艺，它的l u m 长o s u m 天津火学硕士学位论文 宽的一次铝线电阻值约为0 0 9 2 5q ，电容值约为o 1 x 1 0 一p f 。 3 多端互连线网络树结构对连线延迟的影响 仔细分析公式( 2 2 2 4 ) ，我们可以看出互连线延迟不光与器件驱动能力、 互连线长度有关，还与互连线的网络树结构有较大关系。最短的互连线长度并不 + 定对应着最小的互连线延迟，长度相同的互连线，多端互连线的延迟比两端的 互连线延迟要小。 4 输入信号波形对连线延迟的影响 公式( 2 2 2 4 ) 是假设输入信号为阶跃信号时的互连线延迟。但实际电路的 输入信号都有一定的渡越时间。渡越时间越大互连线延迟也越大，所以在设计电 路时也将信号的渡越时间作为考虑的重要因素。 5 互连线寄生电感对连线延迟的影响 当鲋互连线的寄生电感对电路的时序性能影响比较小。但当电路的工作频率 增大到上g h z 甚至几十g h z ，连线间的间距非常小连线间的耦合电感变大时， 电感的影响将变得显著。 6 连接孔对连线延迟的影响 连接孔将同一信号连线的不同层连接起来，连接孔的电阻值会对连线延迟产 生影响。因此，连线中连接孔太多，不仅会降低芯片成品率，增加生产成本，还 会增加连线延迟，影响电路性能。我们采用的工艺的一次铝连线与二次铝连线的 连接孔的电阻值、二次铝连线与三次铝连线的连接孔的电阻值都是0 6q 。 7 电学参数的不确定性对连线延迟的影响 现在，我们分析电路互连线延迟时，基本假设电路的工艺参数是稳定的。但 实际上，加工工艺有一定的离散性( 如掺杂浓度、氧化层厚度等) ，从而造成电 学参数的不确定性，使得互连线延迟有一定的差异。 8 m o s 管栅极延迟的影响 对于亚微米、深亚微米工艺，由于不能忽略晶体管多晶硅栅的电阻，使得对 于沟道较宽的管子，不能假设信号在沿沟道宽度方向的所有点上同时加上同一控 制电压，因此在考虑控制信号的延迟时，也应当考虑控制信号在晶体管栅上沿管 子宽度方向的传播。 根据这些影响互连线延迟的因素，我们可以很好的改善、优化互连线的延迟。 这样做在当前高速的v l s i 设计中是必需的，这是因为互连线延迟对电路性能的 影响越来越大。下面我将讨论随着集成电路技术的发展，互连线尺寸减小对电路 时序的影响。 l 1 2 天津人学硕士学位论文 第四节互连线的影响 现阶段v l s i 技术的发展潜力还在于器件与互连线尺寸的不断随着加工工艺 发展而缩小。从器件物理的角度看，器件尺寸越小，载流子渡越时间越短，速度 越快，同时器件的功耗越低。可见，缩小器件尺寸是提高v l s i 性能的有效途径。 以著名的恒电场按比例缩小( c es c a l i n g ) 规律为例，如果当c i d o s 器件各尺寸缩 小为原来的l a 倍，适当调节沟道杂质的注入浓度，以使器件的阕值电压与 它的工作电压v d d 都为原先的i a 倍，这时器件的工作速度可以提高到原来的 e l 倍，同时功耗仅为原来的i c i2 ，用该器件组成门级电路时，其速度功耗优值可 以改善q 倍。在设计与t t l 电路接口电路时，为了保持与t t l 电路一致的电压， 还可采用恒电压按比例缩小的规律。这时，虽然功耗效果较差，但电路的速度提 高的程度更高，总体电路性能也有较大提高。 随着工艺发展，互连线会出现什么情况昵? 随着工艺发展，互连线的线宽、 线间距都有所减小，这与器件的发展是一致的。但互连线变细，会对电路的性能 产生什么样的影响昵? 下面就互连线尺寸按比例缩小时，对局部和整体电路性能 的影响，逐一分析。 表2 2 列出了局部互连线尺寸按比例缩小的理想情况和人们采用的一般情 况下的缩小时，互连线各参数值的变化情况。 表2 2 局部互连线尺寸按比例缩小 参数理想尺寸缩小一般情况下尺寸缩小 厚度( h )i ai a “ 宽度( w 。)i ai a l 。 间距( w 。)i ai c i 。p 场氧化厚度( t 。)i ai a 。， 长度( l 。)i oi q 电阻( r 。)( ah n 。) 1 2 1 连线与衬底间电容( c )i qq 。( qi 。d ) 连线间电容( c ：)i qq 。( aa 。) 连线延迟( t ) 1 ( c 1a 。，qh + c 2a ，。a ) o 2 在局部互连线尺寸按比例缩小的理想情况下，不论是水平走线还是垂直走线 的连线的线宽及连线问的间距都缩小为原来的i a 。由于器件随工艺也缩小到 l n ，连接器件的线长也认为缩小为原来的i q t 。这时，我们发现理想情况下 连线的延迟在局部并没有随着工艺发展而减小，只是保持不变，但是器件的延迟 如前所分析已减为原来的i a 。在一般情况下，则要根据具体情况做具体分析， 但局部互连线延迟随工艺发展变化不会太大。因为随着线条的变细，器件本征延 天津人学硕士学位论文 迟减小，局部连线延迟变化不大，所以连线延迟在电路总延迟中所占比例是呈上 升趋势的。 v l s i 技术的发展不光是线条的变细。随着数字系统处理数据量的增加，系 统算法的发展，电路的复杂性也日益提高，芯片的面积增加，芯片中的器件也增 多，器件间的连线关系也变得复杂，连线所占的面积则相应增加。这样，我们需 要考虑在整个芯片中，互连线按比例缩小时，互连线延迟的变化情况。在表2 3 中列出了随着集成电路技术的发展，互连线延迟在以下四种情况下的变化。这四 种情况是互连线尺寸按比例缩小的理想情况、互连线尺寸不变、互连线延迟保持 不变，以及人们在一般情况下缩小互连线尺寸。 表2 3 整体互连线尺寸按比例缩小 参数理想尺寸缩小互连线尺寸互连线延迟一般情况下尺 不变不变寸缩小 厚度( h )t a 1 s 。1 ah 宽度( w 。)1 a 1 s 。1 n ，。 间距( w ，。)l q 1 s c1 q 。 场氧化厚度1 q l s 。1 q 。 ( t 州) 芯片面积( s )s 。s 。s 。s u 长度( l 。)s 。s 。s 。s 。 电阻( r 。) q 2 s 。s 1 s 。a l n 【q s c 电容( c )s cs cs c约为s 。 连线延迟( t ) a2 s c 2 s c 2 1 ai n tn h s c 当芯片面积在工艺允许条件下，随着需求增加到原来的s 。倍时，可以近似的 认为芯片中的互连线的总长度也变为原来的s 。倍。在理想情况下，由于厚度、宽 度减小，总长度增加，使得互连线的电阻成为原来的2 s 。倍，大大的增加了。而 这时的互连线电容也由于总长度的增加而变为为原来的s 。倍。因此，整个芯片互 连线的延迟将增大到原来的a2 s 。2 倍。 即使互连线的尺寸保持不变以减小互连线的电阻，整个芯片的互连线的延迟 也会增大到原来的s 。2 倍。为了使互连线的延迟不增加，将互连线水平垂直方向 的宽度和间距都增大到原来的s 。倍，使单位长度的r c 延迟减小以抵消因芯片面 积增加使整个芯片的互连线长度增加造成的影响。上述两种情况，会出现以下的 问题：相对于互连线尺寸的按比例缩小的情况，保持互连线尺寸与保持互连线延 迟增加尺寸的情况，在相同的芯片面积下会增加布线的难度，甚至可能不能完成 布线。这样，便只能再次增加芯片面积，从而使人们为节约成本，提高电路性能 的努力成空。 1 4 天津人学坝上学位论文 一般情况下的尺寸缩小，互连线的延迟也是随芯片面积的增加呈平方关系增 加，随互连线尺寸缩小呈线性增加。 从上面的分析可知：当前在亚微米、深亚微米的工艺条件下设计高速v l s i ， 由互连线寄生参数，如电阻、电容，引起的延迟已成为需要考虑的重要因素。 第五节互连线延迟的优化 减小互连线的延迟可以从集成电路工艺和设计两个角度考虑。 从工艺角度考虑，可以用多层连线技术减小互连线的延迟。根据本章第四节 的分析，局部互连线可以采用尺寸较小的第一层金属连线，而对于距离较远的连 线可以用较宽较厚的上层金属连线，以减少连线延迟。并且连线的层次越多，互 连线的长度越小，这样可以进步减小连线延迟。对于亚微米、深亚微米规模很 大的电路，芯片的面积有很大部分被连线占据，采用多层连线技术，还可以减小 芯片面积。 为了减小互连线延迟，还可以用电阻率比较低的c u 连线代替a 1 连线。近年 来，为了提高互连线性能，正在研究的连线技术还有：光互连技术和超导互连技 术。 从集成电路设计的角度考虑，可以在较长的互连线中插入几个延迟较小的缓 冲器，将互连线分成几小段，以减小互连线延迟。 假设一条总电阻和总电容分别为r i n t 和c j n t 的分布参数互连线，由输出端等 价电阻为凡的一个单元驱动，互连线终端的负载电容值为c l ，如图2 6 所示。 那么，信号经过该互连线的总延迟时间应为： t d = dr 。c 。；+ b ( r o c l + r 。c i 。+ r ，。，c l ) ( 2 7 ) 如果只是计算因互连线寄生电容引起的延迟，不考虑负载电容时，互连线的 延迟t d 应为： t o = or 。c 。+ br o c ( 2 8 ) 其中a 和b 是修正系数。 r 0r 川 图2 6 互连线延迟的计算 由于互连线的电阻和电容都与互连线长度成正比，因此，当长的互连线的电 l 阻值与驱动单元的等效输出电阻值接近或超过时，由公式( 2 1 ) 分析可知，互连线 延迟时间将随互连线长度的平方增加。当长的互连线被分隔成多个小段，并在每 个小段前插入缓冲器，那么互连线的总延迟时间与连线长度之间的关系将由平方 关系变成线性关系。 如图2 7 所示，当一条互连线被分成k 段，并用k 个相同的缓冲器驱动时， 则互连线总延迟时间可以表示成： t 一垦争+ f l k ( r o c 0 + 垦告+ 学) ( 2 9 ) 飞刊潜：游港 图2 7 插入缓冲器改善互连线 其中，c 。和r 。是插入的缓冲器的输入电容和输出端的等效电阻，r - m 和c m 分别为互连线的总电阻值和总电容值。当a k 竺呼逸= 肚r 。c 。时，可以使互连线 的总延迟时间最小，即k = j 篱时，总延迟时间最小。在优化互连线时， 可以根据需要插入不同驱动的缓冲器。 虽然插入的缓冲器将引入缓冲器门延迟，但将长的互连线变成多段短的互连 线可以大幅降低总的互连线延迟，并且插入的缓冲器可以起到改善信号波形的作 用，减小信号波形的上升下降时间。当然插入的缓冲器的本身延迟应该相对较小， 并且数目不宜过多，这个方法才能比较有效。 l 第三章d s p l 的逻辑设计 d s p l 设计采用的是自顶向下的设计方法。这种设计方法的基本思路是：借 搽软件系统设计丁程的方法，将一个完整的电路系统根据其功能划分为若干s h ) c , j 独立的模块，经过仿真验证后，在将这些模块划分为下一层次的模块，直到可以 综合的r t l 级，经过综合生成可以作为布局布线工具输入的网表，然后进行物理 设计。本芯片的系统设计由合作单位信息产业部3 8 所完成。为了更好的完成 d s p l 的物理设计，有效的利用时序驱动布局布线提高电路性能，有必要了解它 的功能与结构。 4 第一节d s p l 的功能 一、芯片的基本功能 l ：f i r 滤波器组 脉组处理完成的基本运算遵循以下公式： ，一i y = x h ， k = o ，1 ，m 一1( 3 1 ) i = 0 其中m 为滤波器个数，n 为滤波器运算长度。工，为输入信号，为第k 个滤波器对应的系数。 2 ：滑窗f i r 滤波处理 滑窗处理是指从一个连续采样的数据序列中以滑动方式从中连续截取n 个 数据进行滤波运算。它的运算特点是相邻两组滤波运算中有n - 1 个数据相同。 其运算公式为： 一1 y 。= x m h ， ( 3 2 ) f = 0 其中n 为滤波器运算长度。x i 为输入信号，h ，为滤波器对应的系数。 3 ：f f t 运算 f f t 运算可以看成为脉组f i r 滤波器的一个特例，此时滤波器系数为 天津人学坝l 学位论文 h 女，= e 。2 砌由于其系数，具有一定的周期性和对称性，因而长点数f f t 运 算可以转化为短点数的f f t 运算，相应形成富氏变换特有的快速算法。具体算 法见后面的分析。 4 ：数据的输出形式 在一些应用场合，人们需要的滤波器输出结果为复信号的模值和相位。为此， 这单将器件的输出形式设计成两种：直角坐标系数据点和极坐标系中的数据点。 直角坐标系( x ，y ) 和极坐标( p ，0 ) 之间的转换形式为： p = ( x 2 + y 2 ) 恤 0 = a r g ( y x ) ( 3 3 ) 5 ：信号解调运算 在一些应用场合，信号在进行滤波运算之前需要对信号进行频率搬移，如数 字中频检相，它采用先对中频信号进行解调以将中频信号变为零中频信号，然后 再进行低通滤波。为此，在器件设计时提供此功能。 三、芯片的基本技术指标 1 ：该芯片的时钟频率设计为4 0 m h z ，芯片内部含有3 2 个乘法累加器，因 而芯片基本运算能力为每秒进行1 2 亿次乘法累加运算。如果加上芯片的共扼运 算、复数乘法器以及求模求角变换，芯片的峰值运算能力达到每秒进行2 8 亿次 乘法累加。 2 ：进行滑窗处理时 实数运算时最高运算节拍为4 0 m h z ，而复数运算时最高运算节拍定为 2 0 m h z 。 实数运算：单个芯片处理的数据为3 2 b 比特，在此条件下，数据的吞吐率为 4 0 m h z 。如果需要处理的数据的长度大于3 2 比特，可以利用多片芯片的级联来 解决，或者通过芯片本身的分时复用来解决。但是芯片的分时复用必将导致系统 的数掘吞吐率小于芯片设计的最高运算速度。芯片在作滑窗处理时，其运算的最 大数据长度为1 0 2 4 比特。这时，系统的处理数据的时间为： ( 等+ 1 ) 4 0 ( 芦) ( 3 4 ) 其中k 为芯片级联的个数，m 为芯片处理的数据长度。 l 天津大学硕士学位论文 典型的运算时间为：单个芯片处理1 0 2 4 比特数据，所用时间为0 8 2 5 , u s 。 复数运算：单个芯片处理的数据为1 6 比特，这时，数据的吞吐率为2 0 m h z 。 同样，如果需要处理的数据的长度大于1 6 比特，可以利用多片芯片的级联来解 决，或者通过芯片本身的分时复用来解决。单个芯片复用时最大数据运算长度为 2 5 6 比特，多个芯片复用时最大数据运算长度为5 1 2 1 6 k 比特( 其中k 为芯片级 联的个数) 。如果最大数据运算长度超过了此长度，嵌套在芯片内部的输入输出 缓存将不支持。如果利用外部输入输出缓存不受此限制。在进行复数运算时， 系统处理数据需要的时间为； ( 等+ 1 ) 2 0 ( 伊) ( 3 5 ) 其中k 为芯片级联的个数，m 为芯片处理的数据长度。 典型的运算时间为：单个芯片处理1 0 2 4 比特数据，所用时间为0 8 5u s 。 3 ：进行脉组处理时 实数数据运算：滤波器运算个数为3 2 时，最大运算长度为3 2 比特。运算时 问为o 8 。 复数数据运算：滤波器运算个数为8 时，最大运算长度为3 2 比特。此时运 算时间为o 8 , u s 。如果滤波器的权系数成共扼形式出现，则8 个滤波器运算输出 就等效于有1 6 个滤波器输出。此时数据的运算时间没有改变，即0 8 u s 完成1 6 个运算长度为3 2 的滤波器滤波运算。 4 ：进行f f t 运算时 如果滤波器的运算点数n 1 6 ，则其运算就转化为脉组f i r 处理。数据吞吐 率为4 0 m h z 。 如果滤波器的运算点数1 7 n 2 5 6 ，并且n = n i n 2 ，其中n i 1 6 ，i = l ，2 ， 1 6 时，则可利用f f t 运算旋转因子的可分解性将长点数n 的f f t 运算转化为两 级短点数f f t 运算，即n 1 个n 2 点f f t 运算和n 2 个n l 点的f f t 运算，由于一 级f f t 运算被分成两级f f t 运算，数据吞吐率相应就下降一倍，即2 0 m h z 。 典型运算时间为：2 5 6 点f f t 运算时间为：1 2 8 i s 5 ：芯片能够进行级联，芯片级联时数据运算速率按线性关系增加。 6 ：直角坐标系信号转化为极坐标中的信号的最大转化时间为4 0 m h z 。 9 天津人学烦上学位论文 第二节d s p l 的结构 d s p l 的电路结构框图如图3 1 所示： 图3 1d s p l 结构框图 d s p l 有3 2 个1 6 x 1 2 b i t 的乘法累加器，它们是芯片的运算主体。以8 个乘 法累加器为一组，共4 组。 图3 1 中的输入输出缓存和加权因子缓存是2 5 6 x 3 2 b i t 的双口s r a m ，用于 解决芯片内部高速运算需要的高数据传输率与外部较低数据传输率间的矛盾。 图3 1 中的作为乘法累加器的一个输入系数缓存器是3 2 x 1 2 b i t 的双口 s r a m ，也有3 2 个，其中8 个为一组，共4 组。用于将串行输入数据转换为多 个乘法器需要的并行数据。 芯片中的两种s r a m 都是用全定制设计，在综合、仿真和布局布线时，作 为宏模块直接调用。 图3 1 中的复数乘法器，用于在f f t 运算时的加权运算或信号的预处理运算。 图3 1 中的求模求角电路，用于将直角坐标系的数据表示方式转化为极坐标系的 数据表示方式。 图3 1 中的的控制电路将完成以下的功能： 1 ：控制芯片处于的工作状态：测试或运算。 2 ：控制芯片采用何种运算：脉组运算、滑窗处理或f f t 。 天津火学硕士学位论文 3 ：控制芯片处理数据的位数：1 6 比特或3 2