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西北工业大学8字节比较器实验报告学 院：软件与微电子学院 学号：2008303538 姓名：陈昊 专 业：微电子学 实验时间：2010年11月 实验地点：实验室及宿舍 指导教师： 西北工业大学2010 年 11 月一、实验目的及要求1、 掌握基本组合逻辑电路的实现方法；2、 初步了解两种基本组合逻辑电路的生成方法；3、 学习编写测试模块。4、 设计一个字节数为8位的比较器，比较两个字节的大小。如a7:0 大于b7:0，则输出高电平，否则输出低电平。二、实验设备（环境）及要求实验设备：PC机一台环境要求：安装Modelsim仿真软件以及Synplify Pro综合工具三、实验内容与步骤1.根据实验要求编写源代码compare.v如下/* File compare.v* Synopsis 这是一个字节数为8位的比较器，比较两个字节的大小。* 如a7:0 大于b7:0，则输出高电平，否则输出低电平。* Author陈昊, * Version 1* Date 2010-11-05*/* Copyright(C)2010-* By 陈昊* All right reserved* */module compare(qOut,a,b); input 7:0a,b;/ 输入为两个8位的数output qOut;/ 输出为一个1位的数reg qOut;/ 输出qOut是一个寄存器类型的数 always (a or b)/ 当a 或者 b发生了变化，则条件触发 if(ab)/如果ab，则令输出为高电平 qOut =1; else/如果a b,qOut = 1; #10 a=8b00001000; b=8b00001111; / a b,qOut = 1; #10 a=8b11111111; b=8b11111111; / a = b,qOut = 0; #10 a=8b10101010; b=8b00001111; / a b,qOut = 1; #10 $stop; endcompare example(.qOut(qOut),.a(a),.b(b); /实例引用compare模块endmodule 3.利用Modelsim编译纠错和仿真4.利用Synplify Pro进行综合5.利用Quartus进行布局布线四、实验结果与数据处理1.Modelsim仿真波形如下，自上向下信号依次为a、b、qOut2.选择Altera STRATIX器件库利用Synplify Pro综合产生的RTL级电路如下3.使用Quatus II进行布局布线结果如下4.使用Modelsim进行后仿真波形如下五、分析与讨论1.该8字节比较器成功通过了综合和布局布线，分析发现，前仿真结果逻辑正确，当a 大于b时，qOut为高电平；当a b时，qOut为低电平；当 a=b时，qOut也为低电平。2.分析后仿真结果发现，逻辑关系出现了相反的情况，即当a 大于b时，qOut为低电平；当a
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