cmos反相器课程设计报告.doc

课程设计CMOS反相器实验报告摘要：CMOS技术自身的巨大发展潜力是IC高速持续发展的基础。集成电路制造水平发展到深亚微米工艺阶段，CMOS的低功耗、高速度和高集成度得到了充分的体现。本文主要通过简单的介绍基于Cadence的CMOS反相器的参数计算、电路仿真和版图设计，并简单描述了反相器制作的工艺流程，体现了集成电路CAD的一种基本方法和操作过程。 关键词：CMOS反相器、Cadence、仿真、工艺、版图 一、实验要求：1、单电源供电，电源电压10V；2、VTN=VTP=1.00.2V；3、要求Vgsn=Vgsp=5V时，饱和漏电流Idn=Idp=1mA；4、确定合适的衬底材料，电阻率及晶相；5、确定合适的阱平均浓度；6、确定沟道长度及沟道宽度，制定设计规则，并画出复合版图平面图；7、确定主要工艺条件，并制定工艺流程；8、验证设计的正确性，并交设计报告。二、给定条件：1、采用p阱CMOS工艺；2、氧化层电荷Qox/q=1011cm-2；3、n=600cm2V-1s-1 ；4、p=230 cm2V-1s-1。三、电路结构及工作原理 CMOS反相器电路如下图所示，它由两个增强型MOS场效应管组成，其中M1为NMOS管，M0为PMOS管。 NMOS管的VTN（N管栅源开启电压）为正值，PMOS管的VTP（P管栅源开启电压）是负值，为了使电路能正常工作，要求电源电压VDD(VTN+|VTP|)。工作原理: (1)当VIN（输入电压）=VIL（低电平）=VDD-时，VGS1（M1管的漏源电压）=0，因此M1管截止，而此时|VGS0| (M0管的漏源电压)|VTP|，所以M0导通，且导通内阻很低，所以VOUT（输出电压）=VOH（高电平）=VDD+， 即输出为高电平。 (2)当VIN=VIH=VDD+时，VGS1VTN，M1管导通，而VGS0=0|VTP|，因此M0截止。此时VOUT=VOL（低电平）=VDD-，即输出为低电平。 可见，CMOS反相器实现了逻辑非的功能。由此可知，基本CMOS反相器近似于一理想的逻辑单元，其输出电压接近于VDD-或VDD+，而功耗几乎为零。4、 CMOS反相器的传输特性下图为CMOS反相器的传输特性图。由于VDD（VTN|VTP|），因此，当VDD-|VTP|VINVTN 时,TN和TP两管同时导通。考虑到电路是互补对称的，一器件可将另一器件视为它的漏极负载。还应注意到，器件在放大区（饱和区）呈现恒流特性，两器件之一可当作高阻值的负载。因此，在过渡区域，传输特性变化比较急剧。两管在VIN=0处转换状态。 VOLVDD-VOHVDD+五、 CMOS反相器相关参数计算硅由于其原料丰富、高熔点、宽温度范围和氧化能力，称为最常见的半导体材料，故选取硅作为衬底材料。又由于是P阱工艺，所以NMOS做在P阱中，PMOS直接做在硅片上。对于半导体器件来说，其常常利用半导体表面场效应来工作，其中一个重要的电学性能参数是阈值电压，而阈值与半导体表面太密度有很大关系，所以在晶向的选择上，重点考虑如何减小半导体的表面态密度。对于Si衬底MOSFET器件，其（100）晶面的原子面密度最小，则相应的态密度也小，故我们选择（100）晶向。 已知， 取， 其中， 取，估算得：，代回到阈值电压表达式，检验得，满足要求。即P阱的平均浓度为。 其中， 取 估算得：，代回到阈值电压表达式，检验得，满足要求。即衬底浓度为，查表得该衬底的电阻率为。 对于PMOS， 解得，取长度，则宽。对于NMOS 解得，取长度，则宽 综上，硅片衬底浓度为，电阻率为， 衬底晶相（100）；P阱的平均浓度为；PMOS， ；NMOS，。六、 CMOS反相器电路及仿真验证 首先，在cadence中画好反相器的原理图，如图1所示，设置的参数为：PMOS， ；NMOS，。图1：反相器原理图然后，分别对两个MOS管进行dc扫描确认确认MOS管的宽度W，扫描的电路图如下： 图2：p管dc扫描电路图 图3：n管dc扫描电路图扫描得到MOS管的宽度W和漏电流的关系图如下，确认PMOS的宽度W为5.989um，NMOS的宽度W为3.016um。图4：MOS管漏电流随宽度W的变化曲线将PMOS的宽度W设为5.989um，NMOS的宽度W设为3.019um，然后加上正负5V的电源供电，输入端接地，此时Vgsn=Vgsp=5V，然后瞬态仿真（tran），看电路的静态工作点，如下图所示，漏电流为id=999.7uA，基本满足题目要求。图5：静态工作点输入端加一个低电平为-5V，高电平为5V，周期为2ns的方波做测试信号，测试电路如下图6，再进行瞬态仿真，得到输出波形如下图7，对比输入输出信号，达到了反相器的功能，即当输入高电平Vin=5V时，输出低电平Vout=-5V，反之，当输入低电平Vin=-5V时，输出高电平Vout=5V。虽然由于MOS管的电容效应的影响，输出的方波有一定的延迟时间，但在误差允许范围内。图6：测试电路图7：测试波形然后将反相器封装成一个symbol，如下图中inv：图8：封装后的反相器图9：封装后的测试电路最后，进行反相器的版图设计。首先建立我们自己的工艺库所需的版图层次及其显示属性。为了简单起见，以下仅列出绘制我们这个版图所需的最少版图层次。层次名称说明PwellP阱Active有源区PselectP型注入掩膜NselectN型注入掩膜Contact引线孔，连接金属与多晶硅/有源区Metal1第一层金属，用于金属连线Text标签Poly多晶硅，做mos的栅在layout窗口中按照设计规则画出pmos、nmos、电源vdd及地线gnd，并进行连接，最后添加输入输出引脚。设计规则如下：1.a p阱(pwell) p阱的最小宽度 8u1.b 阱与阱之间的最小间距 3u1.c pdiff到pwell的最小间距 1u1.d ndiff到pwell的最小间距 3u1.e nmos 器件必须在pwell内 2.a 有源区（active） 有源区的最小宽度 2u2.b 有源区之间的最小间距 2u3.a 多晶硅（poly） 多晶硅的最小宽度 1u3.b 多晶硅间的最小宽度 1u3.c 多晶硅与有源区的最小间距 1u3.d 多晶硅栅在场区上的最小露头 1u3.e 源、漏与栅的最小间距 1u4.a 引线孔（contact） 引线孔的最小宽度 1u4.b 引线孔间的最小间距 1.5u4.c 多晶硅覆盖引线孔的最小间距 0.5u4.d metal1覆盖引线孔的最小间距 0.5u5.a 金属1（metal1） 金属1的最小宽度 1.5u5.b 金属1间的最小间距 1.5u 绘出的版图如下图10所示，做好版图后，要进行DRC验证，显示正确后方可保存。图10：反相器版图七、CMOS反相器制作工艺流程1、初始氧化光刻I-阱区光刻，刻出阱区注入孔 2、阱区注入及推进，形成阱区，形成P阱温度：1180C 阱深：7um 时间：8.5hr离子注入B+：E= 40keV 衬底及晶向：Nsub (100)衬底电阻率：P阱3、去除SiO2，长薄氧，长Si3N44、光II-有源区光刻，刻出PMOS管、NMOS管的源、栅和漏区即有源区。5、长场氧. 6、光-N管场区光刻（用光I的负版），N管场区注入，调节NMOS管的开启电压，然后生长硅栅。Si栅淀积条件：LPCVD 硅栅厚度：4500A 7、漂去Si3N4，然后长栅氧。光-多晶硅光刻，形成多晶硅栅及多晶硅电阻控制CD为5um。8、光I-P+区光刻，刻去P管上的胶。P+区注入，形成PMOS管的源、漏区及P+保护环（图中没画出P+保护环）。离子注入B+：E= 70keV； 离子浓度：1.93210E16 cm-39、光-N管场区光刻，刻去N管上的胶。 N管场区注入，形成NMOS的源、漏区及N+保护环（图中没画出）。离子注入As+：E=80keV； 离子浓度：1.79710E17 cm-3S/D 退火温度900C； 时间 30min10、长PSG（磷硅玻璃）。生长工艺：CVD SiO2厚度：2000A BPSG厚度：7000A 11、光刻-引线孔光刻。12、光刻-引线孔光刻（反刻Al）。 八、实验心得通过此次课程设计，让我从实际的实验操作中，更深地了解和掌握了CMOS反相器的原理及设计制造流程，提高了动手能力，锻炼了分析问题的思维能力，还熟悉了cadence软件的用法，对