150M70M通用调制器详细设计方案.doc

150M/70M通用调制器详细设计方案150M/70M通用调制器详细设计方案2011/4/1目录1.概述32.技术性能指标33 硬件详细设计方案33.1模块划分33.1.1 数字部分43.1.2 模拟部分53.1.3 接口定义54 软件详细设计方案64.1软件结构框图64.2上变频过程74.3扩频模块84.4调制映射94.4.1输入输出信号列表94.4.2 I/Q数值及地址列表104.4.3编码规则104.4.4符号率列表124.5成形滤波134.5.1各速率内插倍数134.5.2 FIR滤波结构设计144.5.3控制流程154.6上变频164.6.1第一阶半带滤波器设计：174.6.2第二阶半带滤波器设计：174.6.3多相滤波器设计：184.6.4 DDS设计：184.6.5 OSERDES设计195 技术难点及解决措施19通用70M/150M调制器方案1. 概述通用70M/150M调制器应用软件无线电原理,使用直接数字上变频技术,实现在70M/150M点频处多种调制的输出。2. 技术性能指标1、 输出频点：70M/150MHz 点频输出，频率可微调（+/- 2M）2、 信号格式：BPSK、DBPSK、QPSK、DQPSK、8PSK、D8PSK、单载频输出。3、 输入码流：a、已扩数据10M或4.064M。b、100bps200kbps信息码流+10M或4.064M扩频码。4、 升余弦滚降滤波器，阶数可设162048阶，窗函数可选（Hanning、Hamming、Blackman、 Kaiser），滚降系数：0.11。5、 输出幅度:-45+13dBm, 精度 +/- 1.5dB6、 谐杂波：50dB 3 硬件详细设计方案3.1模块划分根据功能要求，将模块划分如下图所示。 图1 模块划分如上图所示，该模块为数模混合设计，数字部分主要完成信号扩频，调制影射，成形滤波，多相滤波和混频等功能。模拟部分主要完成信号调理，包括DA转换，A/V转换，带通滤波，信号放大和电调衰减等。从以上分析,调制器硬件部分可划分成数字部分和模拟部分,下面将对两个部分详细设计。3.1.1 数字部分基于上述要求，数字部分硬件设计如下图所示：图2数字部分硬件框图上图中数字部分采用3片XCV5SX95T，其中FP0完成扩频，调制影射，多相滤波和混频等功能，FP1和FP2完成IQ双通道的成形滤波。上位机通过串口发送整板的控制指令、参数配置及滤波器的系数配置。DA采用AD9735，该芯片转换速率最高可到1.2GHz，分辨率为12bit，由于DA输出为电流型，采用变压器进行电流电压转换。3.1.2 模拟部分图3模拟部分硬件框图模拟输入首先经过一个LC低通滤波器，带宽为200M，然后经过一级放大器将信号功率放大到15dBm以上，经过射频开关HMC194选择信号送给70M滤波器支路或者150M滤波器支路，两个滤波器输出经过HMC194选择一路输出给2级电调衰减器，电调衰减器采用DAT3175，该电调衰减器动态是31dBm，两级级联达到62dBm。3.1.3 接口定义表1 接口定义名称定义接口形式备注串口上微机配置监控接口软线CLK用10M扩频同步的钟80M时钟，或者用4.064M扩频同步的32.512钟SMA8倍钟扩频码流/扩频码扩频模式下的扩频码流；或者未扩频模式下的PN码SMA信息流未扩频模式下的信息流软线电源+5V，10A软线GND软线4 软件详细设计方案4.1软件结构框图 图4 软件结构框图4.2上变频过程图4 上变频过程为保证成形率波过程的采样在一个码字周期的为整数,整个系统的采样速率设计为10M码率, 至D/A采样率为640M,4.064M码率至D/A采样率为650.24M.4.3扩频模块 图6 扩频模块表2 扩频模块输入输出信号列表Input配置方式clk工作时钟，10M或4.064Men使能。en=1 enable, en=0 disable sel_spreaded信息码数据格式选择。Sel_spreaded=1已扩数据，sel_spreaded=0 未扩。 pn伪随机序列输入Sdatin信息码输入outputsdatout已扩数据输出4.4调制映射图7 调制映射4.4.1输入输出信号列表表3 调制映射模块输入输出信号列表inputClk工作时钟，10M或4.064Msdata串行数据输入En使能。en=1 enable, en=0 disable。 Clk_sel=0 10M ;=1 8.128MSel_modu2:0调制模式选择：000Bpsk001Dbpsk010Qpsk011Dqpsk1008psk101d8psk110CwoutputI_data11:0I 路数据输出Q_data11:0Q路数据输出Dataout_rdy输出数据有效4.4.2 I/Q数值及地址列表表4 I/Q数值及地址列表addressvalue单位圆上的坐标值0000x00000010x21F -0x5a8Sqrt(2)/20100x3FF -0x7FF 10110x801 -0x800-11000X9E1-0xa58-Sqrt(2)/24.4.3编码规则表5 BPSK编码规则BPSK单位圆上的坐标值（I）单位圆上的坐标值(Q)8PSK 星座图地址0100001-10100表6 QPSK编码规则QPSK单位圆上的坐标值（I）单位圆上的坐标值(Q)8PSK 星座图地址00+ Sqrt(2)/2+Sqrt(2)/200101- Sqrt(2)/2+Sqrt(2)/201111- Sqrt(2)/2- Sqrt(2)/210110+ Sqrt(2)/2-Sqrt(2)/2111表7 8PSK编码规则8PSK bits单位圆上的坐标值（I）单位圆上的坐标值(Q)8PSK 星座图地址101- Sqrt(2)/2- Sqrt(2)/21011100-1110111+ Sqrt(2)/2- Sqrt(2)/211100010000001+ Sqrt(2)/2+ Sqrt(2)/200101001010011- Sqrt(2)/2+ Sqrt(2)/2011100-10100 注*CW单独处理,不在该表内。表8 DPSK编码规则相移度数8PSK 星座图地址偏移0045+190+2135+3180+4-135+5-90+6-45+7表9 DBPSK编码规则DBPSK相移度数001180表10 DQPSK编码规则DQPSK相移度数11001900018010-90表11 D8PSK编码规则D8PSK相移度数00000014501190010135110180111-135101-90100-454.4.4符号率列表表12符号率列表调制方式工作时钟（10M/4.064M）分频倍数BPSK/DBPSK1QPSK/DQPSK28PSK/D8PSK34.5成形滤波图8成形滤波框图4.5.1各速率内插倍数表13各速率内插倍数Output rate40M10M45M83.333M12Output rate40.64M4.064M102.032M201.016M30Output rate80M10M85M163.333M24Output rate81.28M4.064M202.032M401.016M604.5.2 FIR滤波结构设计4.5.2.1基本运算单元用IPCORE 生成的FIR滤波器5个。每个FIR的配置如下：1、 阶数：512阶2、 系数可配置3、 输入/输出/系数bitwidth=124、 滤波器类型：singal rate5、 输入数据频率：10M OR 8.128M6、 Clock 频率：200M OR 162.56M资源占用：34个XDSP，BRAM 64个4.5.2.2多相运算结构根据按内插4倍（10M），5倍（8.128M）倍数分成相应的多相结构。输入数据速率在输入个子滤波器时已匹配。4.5.2.3结构 WRTRDWRTADDRADDRADDRDATAUALTR RECEIVERAnd para inputCoef RAMCONFIGCNTRLPara RamDATADATABASIC COMPUTATION UNIT 图9 系数配置阶段数据流结构10M/8.128M10M/8.128MData3Data2调制/时钟信息Data1插零速率匹配Polyphase Filters数据重组（5路或4路合成1路）Data440M/40.64M图10 计算阶段数据流结构4.5.3控制流程 4.5.3.1系数配置阶段1、系数串行输入，并行写入专用系数存储BLOCK RAM。（串行数据应包括系数起止头地址，系数阶数，调制方式，已扩信息指示，数据时钟指示）规定串行数据格式。2、将系数配置于各基本运算单元，需根据调制方式、阶数、数据时钟，生成相应参数。所需参数为:1、相数 相数=4 （10M 时钟系统） 相数=5 （4.064M 时钟系统）2、每相子滤波器阶数=512（总系数若小于2048或2560阶，首尾补零）。 （以上系数的排列可在PC机上计算好）、生成各子滤波器系数读取地址，系数写入地址，系数读取/写入使能方案。4.5.3.2计算阶段根据调制方式、阶数、数据时钟，生成相应CE控制信号，激活相应的子滤波器。4.6上变频图11 上变频结构对于10M码率，I/Q调制映射后码率最大为10M，设置成形滤波器采样率为40M,经过成形滤波后符号率为40M，设置A/D采样率640M，需要内插16倍，采用2级半带滤波每级内插2倍，一级多相滤波内插4倍，完成上变频速率匹配。通过设置NCO系数,完成70M、150M及2M带宽的微调。半带滤波器设计为5个有效数据，多相滤波器设计为425=100阶。对于4.064M码率，有相同倍数的上变频过程。4.6.1第一阶半带滤波器设计：图12 Half band level 1 设计参数： Fp=10M, Apass=0.002,bits=12,fs=80M,order=19Source estimate: Xdsp 5*2=10个4.6.2第二阶半带滤波器设计：图13 Half band level 2 设计参数：Fp=10M, Apass=0.002,bitwidth=12,fs=160M,order=11 Source estimate: Xdsp 4*2=8个4.6.3多相滤波器设计： 图14 Poly phase filter 设计参数：Fs=640M,Fp=10M,Fs=40M, order=100,bitwidth=12 Source estimate : Xdsp slice 26*4*2=208 个总XDsp资源：208+8+10+8=224个4.6.4 DDS设计：1、 精度：Fclk=640MPhase accumulate bits=31,可达0.1HZ 2、 每个NCO的相位增量：可根据输出频率由下式计算. 工作时钟为160M，共4个DDS。若输出频率为150M，则相位增量为0x780000003、 4个NCO的相位偏移分别为：0，0x1E000000,0x3c00000,0x5a000000;4、 SFDR=804.6.5 OSERDES设计 12 个oserdes结构，并行输入数据宽度为4，DDR输出，工作时钟为320M，分频时钟为160M。 四多相数据输出（12bits），分别接D1D4，按160M速率输入。配置见library guide.5 技术难点及解决措施通用调制器设计的技术难点及解决措施如下：1、 高速数字直接上变频技术传统的上变频技术都是采用基带模拟IQ调制器，在模拟端采用混频技术得到需要的中频信号。而数字直接上变频对时钟稳定度，对FPGA处理速度要求高，对DA采样时钟的抖动性能要求高。直接上变频技术可对工作频率、系统带宽、调制方式等进行灵活配置，实现不同的通信功能，灵活性大为增强。同时，通过充分利用FPGA硬件的并行结构，实现高速率的基带调制，这是一般模拟调制器难以实现的。2、 16