《物联网理论与技术》第11章数字系统综合设计.ppt

第11章 数字系统综合设计 11 18位十进制数字频率计设计 11 1 1测频原理 图11 1频率计模型框图 11 1 1测频原理 图11 2测频时序 11 1 2设计一个两位十进制计数器 图11 3两位十进制计数器电路图 COUNTER10 bdf 11 18位十进制数字频率计设计 11 1 2设计一个两位十进制计数器 图11 474390的真值表 11 1 2设计一个两位十进制计数器 图11 5图11 3电路的仿真波形 11 1 38位十进制计数器的设计 图11 68位十进制计数器电路 CNT32B bdf 11 1 432位寄存器设计 图11 7由4个74374构成的32位寄存器电路 LOCK32 bdf 11 1 5时序控制器设计 图11 8频率计测频时序控制器电路 11 1 5时序控制器设计 图11 97493真值表图11 1074154真值表 11 1 5时序控制器设计 图11 11图11 8电路的仿真波形 11 1 6顶层电路设计与测试 图11 12频率计顶层电路原理图 11 1 6顶层电路设计与测试 图11 13频率计工作时序波形 11 1 7在FPGA中完成硬件实测 实测的内容有2项 能否完成正常的测频工作 即输入信号的频率与显示的数据是否一致 稳定性是否好 2 被测信号能达到的频率上限是多少 与计算机的时序分析结果的一致性如何 需要注意的是 实测时CLK1的频率必须是8Hz 如果没有 可以从其它信号分频得到 11 2简易电子琴设计 11 2 1电子琴顶层设计 图11 14电子琴顶层设计电路 图11 15琴键编码器MCD的CASE语句描述 11 2 2电子琴主控模块PIANO B电路结构 图11 16电子琴主控模块PIANO B内部电路图 11 2 2电子琴主控模块PIANO B电路结构 图11 17可预置计数器LDCNT11的时钟分频器CNT5B内部电路 11 2 2电子琴主控模块PIANO B电路结构 图11 18简谱显示译码器DECODE的CASE语句描述 11 2 3十一位二进制可预置型计数器设计 图11 1911位可预置计数器LDCNT11内部电路 11 2 4LPM ROM型音符预置数存储器设置 图11 20LPM ROM型音符预置数存储器TONE TABL设置界面 11 2 4LPM ROM型音符预置数存储器设置 图11 21LPM ROM型音符预置数存储器TONE TABL配置文件设置界面 11 2 4LPM ROM型音符预置数存储器设置 图11 22音符预置数配置文件data2 mif生成界面 11 2 4LPM ROM型音符预置数存储器设置 图11 23音符预置数mif配置文件data2 mif 11 2 5时序仿真测试与硬件实现 11 3乐曲自动演奏电路设计 11 3 1自动演奏原理和实现方案 11 3 2电路设计 图11 24乐曲自动演奏电路 11 3 2电路设计 例11 1 WIDTH 4 梁祝 乐曲乐谱码mif文件DEPTH 256 ADDRESS RADIX DEC DATA RADIX DEC CONTENTBEGIN 注意实用文件中要展开以下数据 每一组占一行00 3 01 3 02 3 03 3 04 5 05 5 06 5 07 6 08 8 09 8 10 8 11 9 12 6 13 8 14 5 15 5 16 12 17 12 18 12 19 15 20 13 21 12 22 10 23 12 24 9 25 9 26 9 27 9 28 9 29 9 30 9 31 0 32 9 33 9 34 9 35 10 36 7 37 7 38 6 39 6 40 5 41 5 42 5 43 6 44 8 45 8 46 9 47 9 48 3 49 3 50 8 51 8 52 6 53 5 54 6 55 8 56 5 57 5 58 5 59 5 60 5 61 5 62 5 63 5 64 10 65 10 66 10 67 12 68 7 69 7 70 9 71 9 72 6 73 8 74 5 75 5 76 5 77 5 78 5 79 5 80 3 81 5 82 3 83 3 84 5 85 6 86 7 87 9 88 6 89 6 90 6 91 6 92 6 93 6 94 5 95 6 96 8 97 8 98 8 99 9 100 12 101 12 102 12 103 10 104 9 105 9 106 10 107 9 108 8 109 8 110 6 111 5 112 3 113 3 114 3 115 3 116 8 117 8 118 8 119 8 120 6 121 8 122 6 123 5 124 3 125 5 126 6 127 8 128 5 129 5 130 5 131 5 132 5 133 5 134 5 135 5 136 0 137 0 138 0 END 11 3 2电路设计 图11 25LPM ROM型乐谱存储器RSYM TABLE配置文件data1 mif设置界面 11 3 2电路设计 图11 26CNT8B模块内部电路 11 4DDS信号发生器设计 11 4 1DDS实现原理 11 1 11 2 11 3 11 4 11 5 11 6 11 4 1DDS实现原理 图11 27基本DDS结构 11 4 1DDS实现原理 基本DDS结构的常用参量计算如下 1 DDS的输出频率fout 11 7 3 DDS的频率输入字 11 4 2DDS信号发生器设计 图11 28DDS信号发生器电路顶层原理图 11 4 2DDS信号发生器设计 图11 29设置32位LPM ADD SUB加法器 1 32位加法器ADDER32 11 4 2DDS信号发生器设计 图11 30设置LPM加法器为流水线结构 1 32位加法器ADDER32 11 4 2DDS信号发生器设计 图11 29设置32位LPM ADD SUB加法器 1 32位加法器ADDER32 11 4 2DDS信号发生器设计 图11 31LPM FF寄存器设置界面 2 32位寄存器DFF32 11 4 2DDS信号发生器设计 例11 2 rom data mif10位正弦波数据文件 WIDTH 10 DEPTH 1024 ADDRESS RADIX DEC DATA RADIX DEC CONTENTBEGIN0 513 1 515 2 518 3 521 4 524 5 527 6 530 7 533 8 537 9 540 10 543 11 546 13 549 13 552 14 555 略去部分数据 1018 493 1019 496 1020 499 1021 502 1022 505 1023 508 END 3 波形数据ROMsin rom 11 4 2DDS信号发生器设计 4 频率控制字输入B 17 10 5 DAC驱动数据口DAC 9 0 11 4 3DDS信号发生器仿真与测试 图11 32图11 28的仿真波形40ns 11 4DDS信号发生器设计 11 4 3DDS信号发生器仿真与测试 图11 33嵌入式逻辑分析仪测试的FPGA输出波形 11 5数字移相信号发生器设计 图11 34数字移相信号发生器电路模型图 图11 35数字移相信号发生器电路模型图 11 6移位相加型8位硬件乘法器设计 图11 368位乘法器逻辑原理图 图11 378位移位相加乘法器运算逻辑波形图 11 7简易数字存储示波器设计 图11 38ADC0809采样电路系统 RSV bdf 11 7 1电路结构与工作原理 图11 39CNT8B设置界面 11 7 1电路结构与工作原理 图11 40CNT10B设置界面 11 7 1电路结构与工作原理 图11 4121max电路结构 11 7 1电路结构与工作原理 图11 42图11 38的仿真波形 11 7 2时序分析 可以为图11 38的电路增加一个输出口 即将作为地址信号发生器的计数器的计数信号中的高8位直接输出 与实验系统上的第2个DAC0832相接 使此DAC输出锯齿波 然后用此锯齿波控制示波器的X轴 而Y轴输入负责ADC采样数据输出的DAC的信号 从而选择示波器的X Y控制波形显示 11 7 3硬件测试 实验 11 1 8位十进制数据显示频率计设计 1 根据11 1节和电路图11 12 设计一8位十进制数据显示的数字频率计 测频率范围是1Hz 100MHz 给出时序仿真波形 并分析 最后进行硬件测试验证 2 设计8位16进制数显示的数字频率计 要求图11 12中3个模块中 用LPM模块实现模块CNT32B和LOCK32 用其它电路方案实现模块TF CTRL 编译和时序仿真 根据仿真波形说明此电路的功能 引脚锁定编译 编程下载于FPGA中 在实验系统上进行硬件测试 完成实验报告 实验 11 2 简易电子琴设计 1 根据11 2节和电路图11 14的电子琴顶层设计电路完成设计 给出时序仿真波形 并分析 最后在实验系统上进行硬件测试验证 并能保证可以演奏一些简单乐曲 2 图11 23的数据决定了电子琴发出的音准程度 说明应该如何获得这些数据 设计3个方案 比较之 给出一个最佳方案以获得类似图11 23的更精准的数据 在电子琴上验证这些数据 3 将图11 16中的LDCNT11改成12位计数器 并设输入时钟CLK 1 25MHz 再根据附录3的附图3 1 从新确定音阶预置值 完成电子琴设计 4 参考附录3的附图3 2 完成功能更强的电子琴设计 5 设计能按同一时刻按1个琴键或2个琴键功能的电子琴 当同时按2个琴键时 输出的声音是此两个琴键对应音频的叠加 对设计进行时序仿真 根据仿真波形分析说明此电路特性 引脚锁定编译 编程下载于FPGA中 在实验系统上进行硬件测试 完成实验报告 实验 11 3 乐曲自动演奏电路设计 1 根据11 3节和电路图11 24 设计一个乐曲自动演奏电路 并硬件验证之 2 根据图11 16 将LDCNT11改成12位计数器 并设输入时钟CLK 1 25MHz 再根据附录3的附图3 1 从新确定音阶预置值 完成乐曲自动演奏电路设计 3 在以上电路的基础上 演奏其它不同乐曲 即改变例11 1的乐谱码 也即改变LPM ROMRSYM TABLE的内容 以及改变此ROM的地址控制计数器的进制数 硬件验证之 4 争取可以在一个ROM 模块RSYM TABLE 装上多首歌曲 可手动或自动选择歌曲 说明设计原理 电路功能 时序特点和可改进之处 并在实验系统上完成硬件测试 完成实验报告 实验 11 4 DDS信号发生器设计 1 根据11 4节的推导 证明DDS结构中 寄存器时钟频率与DDS输出信号频率的关系式是11 7式 根据电路图11 28 利用附录1的软件生成10位二进制数的正弦信号波形数据 有1024个点 设计DDS信号发生器 给出时序分析结果 利用实验系统上的DAC进行硬件验证 同时验证11 7式 2 如果不用波形数据ROM模块sin rom和DAC 而是直接将相位累加器的最高位A 31 输出 这是一个方波信号 试问此信号的频率与电路中寄存器的时钟信号CLK频率是什么关系 如果CLK的频率是100MHz B 31 0 5AD7 H 则A 31 的输出频率是多少 3 在以上设计的基础上 利用QuartusII的In SystemMemoryContentEditor和附录1的MIF文件生成软件 实现不同波形输出 如三角波 锯齿波 乃至任意波 硬件验证之 4 将此信号发生器改成具有扫频功能的扫频信号发生器 要求扫速可数控 点频扫频可控 5 设计一个方案 能脱离计算机 使此信号发生器产生任意波形输出 详细说明设计原理 电路功能 时序特点 并在实验系统上进行硬件测试 完成实验报告 实验 11 5 数字移相信号发生器设计 1 根据11 5节 设计数字移相信号发生器 注意 实验验证中要用到双DAC 并且要安排两组控制键 一组向FPGA中的DDS模块输入频率控制字 进行频率数控 另一组进行相位数控 计算频率数控的精度和相位数控的精度 利用实验系统上的双DAC进行硬件验证 在双踪示波器上显示波形 2 在示波器上显示它们的李萨如图形 3 在电路中增加一个幅度数控电路模块 如可以用一乘法器控制输出幅度 说明幅度控制精度 并说明增加此幅度控制模块后对输出的信号会产生什么不利影响 详细说明设计原理 电路功能 时序特点 完成实验报告 实验 11 6 移位相加型8位二进制乘法器设计 1 根据11 6节和图11 36 设计一个8X8位二进制硬件乘法器 详细说明其工作原理 并在实验系统上进行硬件验证 2 在图11 36中增加一个时钟控制电路 每按一次键能产生8个时钟脉冲 完成一次完整的乘法操作 硬件验证自己的设计 3 设计一个逻辑电路能完成算式F AXB C 17 2的计算操作 即完成A乘以B加C减17并除以2的无符号数计算操作 要求精度为二进制数8位 首先给出时序仿真 再在实验系统上进行硬件验证 最后给出一个尽可能高速完成此算式的逻辑电路设计方案 详细说明设计原理 电路