Cadence_Allegro16.2学习记录.doc

Cadence_Allegro16.2学习记录Orcad中图纸模版的设置1. OptionDesign TemplateTitle Block,Symbol栏中输入Title Block所在的.OLB库文件位置（E:cadence_designschlibDIDIDEV.OLB），Title Block中输入模版文件名“TitleBlock_SHU”，内有公司的logo。2. Text栏内Title中输入正在设计的板的名称，Document Number中输入文件编号，Revision中输入版本号。3. 在添加新页时，模版图纸的上述信息会自动添加Orcad 中快速修改所有零件的Footprint方法一：一页一页修改，打开某页，按CTRLA，选中当前页所有器件，再点右键，选Edit属性，在弹出对话框中选Parts栏，按要修改REF 排序，用左键拖拉要修改的为同种封装器件再点右键，然后击EDIT，填入封装就成批修改了方法二：选择顶层原理图（SCHEMATIC1），右键选Edit Object Properties，列出所有元件，找到PCB Footprint 那项，可以逐个填入，也可以相同封装填一个，然后拖动该黑框的右下角十字形复制。 Orcad BOM表中输出原件的PCBfootprint封装型号选中顶层项目设计.dsn标题，在tools菜单中选择bill of materials,在header栏追加填入“tPCBFootPrint”，在Combined property string栏中追加填入“tPCB footprint”,不选Open in Excel,生成.BOM文件后，用excel手工导入.BOM文件，在导入步骤三中选择“文本”方式。然后在Excell中修改BOM表的边框等格式。Orcad还有一处地方可输出带有机械尺寸的BOM表，选中顶层项目设计.dsn标题，在report菜单中选择CIS bill of Materials,有standard和Crystal report两种形式输出。 Allegro PCB Editor手工建立电路板4. Filenew，New Drawing对话框中的drawing type选Board，输入一个文件名和文件位置。5. SetupDrawing Parameters设置图纸大小（一般为A2）；单位用mm时精度设为4，用mil时设为2；Extents画面大小LeftX和LowerY设为负值（如-50mm，-150mm），Width和Height比板的大小大一些。Move Oringin设为（0，0）6. 建立板外框。AddLine命令，在Option栏中选Active Class和Subclass为Board Geometry和Outline，在命令窗口中输入“x 0 0”、“ix 100”、“iy 100”、“ix -100”等坐标，画出一个板的外框。最后done。7. 设置元件允许摆放区。SetupAreasPackage Keepin命令，在Option栏中选Active Class和Subclass为Package Keeping和All，在命令窗口中输入“x 20 20”、“ix 80”、“iy 80”、“ix -80”等坐标，画出一个比板框小一点地区域（视具体情况而定，一般小510mm）。最后done。用z-copy的方法建立。EditZ-Copy Shape，Option中的Copy to Class为Package Keepin类、All子类，Size选Contract，Offset为20。单击板框的边界，done8. 设置布线允许区域。SetupAreasRoute Keepin命令，在Option栏中选Active Class和Subclass为Route Keepin和All，在命令窗口中输入“x 5 5”、“ix 95”、“iy95”、“ix -95”等坐标，画出一个比板框小、比元件摆放区大一点地的区域（视具体情况而定，一般比板框小25mm）。最后done。用z-copy的方法建立。EditZ-Copy Shape，Option中的Copy to Class为Route Keepin类、All子类，Size选Contract，Offset为5。单击板框的边界，done9. 如果有必要，可以设置布线禁止区。SetupAreasRoute Keepout命令，在Option栏中选Active Class和Subclass为Route Keepout和All，在命令窗口中输入相应的禁止布线区坐标，最后done。10. 建立布线规则、板层数量、层的颜色等参数。可以倒入一个现成板的parameter。FileImportParameter，选择从现成板导出的.prm文件。Allegro PCB Editor手工建立电路板机械符号1. Filenew，New Drawing对话框中的drawing type选Mechanical Symbol，输入一个文件名和文件位置。2. SetupDrawing Parameters设置图纸大小（一般为A2）；单位用mm时精度设为4，用mil时设为2；Extents画面大小LeftX和LowerY设为负值（如-50mm，-150mm），Width和Height比板的大小大一些。Move Oringin设为（0，0）3. 设置网格点大小。SetupGrids，在non-Etch(非电气的)的Spacing X、Y处设置大小（如0.1mm、10mil）。4. 建立板外框。AddLine命令，在Option栏中选Active Class和Subclass为Board Geometry和Outline，在命令窗口中输入“x 0 0”、“ix 100”、“iy 100”、“ix -100”等坐标，画出一个板的外框。最后done。5. 设置元件允许摆放区。SetupAreasPackage Keepin命令，在Option栏中选Active Class和Subclass为Package Keeping和All，在命令窗口中输入“x 20 20”、“ix 80”、“iy 80”、“ix -80”等坐标，画出一个比板框小一点地区域（视具体情况而定，一般小510mm）。最后done。6. 添加定位孔。LayoutPins命令，在Option栏中点击Padstack的“”，选择定为孔（如Hole110），在命令窗口中输入“x 5 5”等定位孔坐标。最后done。7. 如果有必要，可以设置45度或圆弧形的边角。Dimensionchamfer命令，在Option栏中设置Trim Segment的值（First为5mm、Second为0），分别点击一个倒角的两条边或用鼠标左键框住所要的倒角。最后done。8. 如果有必要，可以标注尺寸。DimensionParameter命令，在Drafting对话框中设置标准、单位、文字大小、线的宽度等参数，然后用DimensionLinear Dim命令，option的类和子类选“Board Geometry/Dimension”，在要标注的起始地方点击一下，在结束点再次点击一下，画出标注尺寸，最后done。9. 倒角的标注。DimensionChamfer Leader命令，单击45度的斜线（倒角线），在附近适当的位置再点击鼠标左键，最后done。10. 如果有必要，可以加上说明文字。AddText命令，option的类和子类选“Board Geometry/Dimension”。11. 可以设置允许/禁止元件摆放区、允许/禁止布线区和禁止过孔区，方法同手工建立电路板中的设置。12. FileSave，保存.dra文件，同时建立了一个.bsm文件。如果没有创建.bsm文件，可以选择FileCreate Symbol命令建立.bsm文件。 公司LOGO直接导到PCB板上方法一:将颜色黑白处理过的bmp文档用RATA Raster(BMP) to Allegro(IPF) 程序转换成Allegro能够导入的IPF 格式，再用PCB Editor 直接导入（fileimport IPF）。在生成光绘文件时，选择Manufacture-pen3，将它转换成丝印层。Manufacture Film ControlSilkscreen_Top, Add“MANUFACTURING/PEN3”。方法二:13. 将logo拷贝粘贴到AutoCAD中 14. 在AutoCAD中用轮廓线将Logo描绘，save成.dxf文档 15. 在Allegro中新建format Symbol,Import该.dxf文件，然后用Compose Shape命令将Logo轮廓线合成Shape，存盘，生成一个Format Symbol 16. 在.brd中可直接place此symbol。方法三:1. CorelDraw弄要的东东(Fancy)，导出dxf。2. IntelliCAD转换成封闭曲线（没有这一步下面Allegro导入的就不是SHAPE而是LINE了）3. Allegro导入Package Geometry/Place_Bound_Top (具体的层无所谓，只要支持SHAPE就行ETCH除外）4. 导出Sub-Drawing, 用UE一次性替换到新建的SUBCLASS(如我取名为Auto_Silk_SH_Top等）5. 再导入Allegro.Done!方法四:将logo做成mechanical symbol,然后Place-Manualy装入PCB板，在生成丝印层时选择该logo符号。AllegroPCB封装制作在制作封装之前，先确定你需要的焊盘，如果库中没有，那就要自己画了，(焊盘的pastemask和焊盘一样大小，soldermask比焊盘大10mil)制作二极管1N5822 SMD，实际尺寸：480milX520mil 一、添加元件焊盘1. 启动Allegro PCB Design 16.2，选择FileNew，在弹出对话框中，输入封装命名W_LLFB（做好封装后还可另存为一个名字），选择package symbol（手工制作封装）2. setupdesign中选择单位（mil或millimeter），Extends中选画面的左下角坐标和画面大小（比元件大一些就行）。3. 选择layoutpins命令，对控制面板的options进行设置，Connect为有引脚编号，Mechanical为无引脚编号；copy mode一般为Rectangular，还有一种是极坐标式；X Qty和Y Qty表示X或Y方向的引脚数量，Spacing表示两个焊盘间的间距，Order表示引脚排列的方向；Rotation表示焊盘是否要旋转一个角度；Pin#表示当前引脚编号的初始值（BGA或PGA的引脚号写A1，每一排一个初始号码），Inc表示下一个引脚编号的增加值；Text Block表示引脚文字、元件标号文字等字体号（在Setup的Text中设置具体的长、宽和粗）；OffsetX和OffsetY表示文字位置在X和Y方向上的偏移量。 4. Padstack中选好需要的焊盘SND315_157；在命令窗口输入x0 0，（焊盘的中心坐标是0，0）这样就把焊盘放到坐标原点；接着输入x 0 -354，放入了第二个焊盘，（354mil是实际两焊盘间的距离，如果放不进的话，可能是放的位置超出了画面范围）。 二、添加元件实体范围（SMD：比实际尺寸大10mil；DIP :比实际尺寸大1mm）选择shaperectangular(长方形)命令，对控制面板的options进行设置，选择PackageGeometry和Place-Bound-Top输入x -248-440（长方形左下角坐标）回车，x 248 86（右上角坐标）回车，这样就出现了长方形包围焊盘的画面。 三、添加丝印层边框选择Addrectangle，对控制面板的options进行设置，选择Package Geometry和Silkscreen_Top,后在命令栏输入x -240-432回车x 240 78（将长方形边长减小0.2mm=实际尺寸） 四、添加装配层边框与三，差不多，只是选择Package Geometry和Assembly_Top，命令栏输入x -232-424回车x232 70（将长方形边长再减小8mil） 五、添加元件Labels和Route Keepout1.添加装配层元件值：选择LayoutLabelsComponent Value命令，对控制面板options进行设置：选择component value和Assembly_Top，在适当位置点击鼠标左键，在命令窗口输入*，右键done。2.添加丝印层元件序号：选择LayoutLabelsRef Des命令，对控制面板options进行设置：选择Ref Des和Silkscreen_Top，在适当位置点击鼠标左键，在命令窗口输入D*（只能一位字母加一颗星），右键done。3. （可选）添加元件类型；选择LayoutLabelsDevice命令，对控制面板的options进行设置：选择DeviceType和Assembly_Top,在适当位置点击鼠标左键，在命令窗口输入DEVTYPE*，回车.4. （可选）添加route keepout（对于光学定位点）。用shape画圆或长方形，在option中选route keepout和all。 六、设置元件高度高度设为0，可以将另一个元件叠加在其上。选择Set UpAreasPackage Height命令，在元件上左键点击一下，对控制面板的options进行设置，最后保存文件。完毕！注：元件的标号写在Ref Des的Silkscreen Top上，元件值的文字写在component value的Assembly Top上，这样便于出光绘时选择silkscreen时只有元件标号，在输出元件焊接图纸时选择Assembly Top只有元件值。Device type可无，在出光绘时，全部选“Gerber RS274X”Allegro已有PCB封装中管脚序号的修改1. 在allegro PCB中打开元件的.dra文件。2. 修改元件编号。EditText，右边栏Option的find中选text，点击管脚编号直接修改3. filesaveAllegroPCB中已有元件的封装更改1. 在allegro PCB中打开.brd PCB文件。2. PlaceUpdate Symbols.，在弹出的窗口中选择要更新的元件和更新参数，Reflash。3. filesaveAllegroPCB Editor 线宽、间隔、过孔、差分对参数设置4. SetupConstraintsConstraint Mangement（Cmgr）5. 在Cmgr中的Physical栏Physical ConstraintAll Layers的Objects中右键选择Creat，创建新的约束规则，可以对线宽，Neck宽度，差分对间隔和过孔大小进行设置。也可以按Net进行设置。6. 在Cmgr中的Spaceing栏Spacing ConstraintAll Layers的Objects中右键选择Creat，创建新的约束规则，可以对线间，线与孔、线与焊盘间等间隔进行设置。也可以按Net进行设置。7. 在Cmgr中的DRC栏，可以看到规则检查出错的原因。Allegro叠层参数设置4-12层1.6mm厚线路板层叠见allegro教程目录下PCB层叠文档。Allegro元件管脚序号的字体大小设置在颜色管理窗口中选出Package Geometry的Pin Number；在Edit菜单中选择Change；在右侧的Option分栏中Active Class和Subclass分别选Package Geometry和Pin Number，修改字号；Find中只选text。用鼠标框出需要修改的全部元件，Pin Number字体立即更改，最后done。Allegro差分线的规则设置1. 定义PCB中差分对（pair）的名称在Allegro菜单点击logic-Assign differential pair，在net filter 中选择所要设的net1,net2, 或直接在board file 中点选net,在Rule Name 中key 入pair 名称点右下方的Add 后会自动增加到上方的Rule Selection Area 中可以点Modify或Delete 来修改或删除所设的pair.2. 设置差分对约束规则在约束规则管理器（CM）中的Electrical栏的电气约束设置（Electrical Constraint Set）中，Routing标签下Differential Pair对应得Objects处，右键Creat电气CSet，写入一个规则名称，然后填入差分对的间隔、线宽等参数（参数值可由叠层设置中获得）。注1： Length Tolerance indicates the amount of tolerance allowed between the total length or delay of the two nets. (两net 之间的误差范围)注2：Primary Max Sep indicates the maximum edge to edge spacing between a differential pair. (指该pair 本身的间距)注3：Secondary Max Sep indicates an edge to edge spacing that is greater that the Primary Max Sep value. This allows an increase in thespacing between the differential pair when necessary. The total amount of etch/conductor on a net can not exceed this amount.(必要时允许增大该pair 本身的间距到此值)3. 分配差分线规则给PCB差分对名称在约束规则管理器（CM）中的Electrical栏的网络设置（Net）中，Routing标签下Differential Pair对应得Objects处，找到定义过的差分对名称，给它分配一个差分对规则。Fileclose4. 差分对布线的修线选择Routeslide，可选中其中一根移动。在Option中选择Corners 45或Arc可以走45或圆弧拐角，Bubble中选Shove或Hug可以推挤或拥抱布线，选Via with segments，在slide修线时可以上Via移动。在Find中选择Cline Segs 不选Rat Ts，可以让Slide修线针对差分对中的一根进行而不影响另一根。布线时右键可选一对Via的水平或垂直打孔。allegro中如何设置等长线（无串联电阻）问题在菜单中选择SetupConstrainsElectrical，在弹出的Allegro Constraint Manager中选择“Electrical”栏下的“NET”选项中的routing-Min/Max Propagation delays，然后就可以在右侧进行Prop Delay Min和Max等长度参数的设置。这里可以为每个不同的网络设置一个长度范围。如图所示，我们为部分网络设为了1166MIL-1168MIL的范围。其中红色表示当前的走线并不在所设定范围，并将其差值都显示出来，非常直观。设定好后，保存并返回到布线器中，须要选将线走好后才能进行等长修正。点选快捷图标或是选择RouteDelay Tune对已走好的线进行修正,此时应注意右下角的长度提示，当它落在中间那格时显示绿色，表示达到设定的长度规定，而红色表示超过了约束范围。 .Xnet概念和Xnet等长设置通常把连续的几段由无源元件(电阻，电容或电感)连接的NET合称为Xnet，如图3所示。图3 Xnet示例图2中将DD*和UBDD*设置为同一个Xnet。对属于该Xnet的所有信号等长控制。Xnet等长设置分为以下步骤： 1. 设置Xnet的器件模型 选择要设置Xnet的器件(图2中为排阻RA1RA4)，创建ESpiceDevice model，Allegro将自动填入模型名称，电路类型 Resistor，PIN连接顺序：1，8，2，7，3，6，4，5，表示1和8是一个电阻(见图2)。至此，查看排阻两边NET都添加了同一Xnet属性。 2. Xnet的等长设置(1) 建立Xnet的pin pair：在Allegro中打开constraint manager，选择relative_propagation_delay属性。已设置的Xnet自动显示，选择Xnet建立pin pair，Allegro提供整个项目中Xnet关联的起始pin和结束pin。选择需要等长设置的起始pin和结束pin。(2) 建立等长group：选中所有需要设置等长的pin pair，创建名为R_IDE_DATA的MATCH GROUP，在与relative_ propagation_delay对应的工作窗体选择区中出现了刚创建的R_IDE_DATA，其内含建立的pin pair,按照IDE总线走线等长要求设置走线误差10mil以内，一般选择最长走线为基准线(target)。(3) 走线完成后，重新打开constrait manager对实际走线进行分析，Allergo自动显示分析结果，绿色表示走线以基准线为标准。走线误差在10mil以内。红色表示走线误差超过10mil，如果分析结果，大部分走线都为红色，可以适当调整基准线的选择。 此外，Allegro在等长走线时。会实时显示走线长度是否在误差范围内，可以使用蛇型线调整走线长度。这些都极大的确保了布线可靠性。SDRAM的布线规则对于最高频率可达100M以上的SDRAM布线， SDRAM的数据线、时钟线、片选及其它控制信号需要进行线长匹配，由此提出以下布线要求：（a） SDRAM时钟信号：时钟信号频率较高，为避免传输线效应，按照工作频率达到或超过75MHz时布线长度应在1000mil（25.4mm）以内的原则及为避免与相邻信号产生串扰。走线长度不超过1000mil，线宽10mil，内部间距5mil，外部间距30mil，要求差分布线，精确匹配差分对走线。误差允许在20mil以内。 （b） 地址,片选及其它控制信号：线宽5mil，外部间距12mil，内部间距10mil。尽量走成菊花链拓补。可有效控制高次谐波干扰，可比时钟线长，但不能短。 （c） SDRAM数据线：线宽5mil，内部间距5mil，外部间距8mil，尽量在同一层布线，数据线与时钟线的线长差控制在50mil内。（d） 根据布线要求，在Allegro中设置不同的约束：针对线宽设置3 个约束SDRAM_CLK，SDRAM_ADDDR，SDRAM_DATA，设置完约束后将约束添加到对应的net上。使得各个net都具有线宽、线距约束属性。最后为不同的信号组选择合适的约束即可。但是设置的约束在系统CPU内部是无法达到的。因为EP9315为BGA封装。pin间距1.27毫米，显然在CPU内部，线宽线距无法达到上述要求，利用Allegro设置CPU特殊走线区域cpu_area。并加上area属性，在此区域中另设置适合BGA内部走线的约束。Allegro Shape平面的分割1. 用使用Anti Etch分割平面，用于分割一个角或边（在shape后使用会改变原来的shape平面）（e） 设置Anti Etch的颜色，打开Color192（颜色管理），在Anti Etch和Through All交点处打勾，添加一种特色的颜色。（f） 在Option中选Anti Etch类和ALL子类，线宽选0.508mm（20mil）。AddLine，从route Keepin外面开始落笔画出分割线，到route keepin 外结束画线， （g） EditSplit PlaneCreate，对弹出的分割面，逐一设置网表名，最后OK。（h） 颜色管理中取消Stack-Up中所有Anti Etch的显示。2. 用添加动态Shape方法分割平面，用于在大平面内分割出小平面（i） ShapePolygon，在Option中选Etch类和需分割平面的子类，分配一个网络名。在route keepin范围内画封闭的多边形，最后done。（j） 提升该shape的优先级，便于shape的移动。ShapeSelect Shape or Void单击shape的边界，鼠标右键选择Raise Priority，最后done。（k） 移动shape。EditMove，在Find中只选Shape，点击shape移动，避开Via。3. 用添加动态Shape方法挖空（void）平面，用于在大平面内挖出小平面（l） ShapeManual VoidPolygon，在route keepin范围内挖出封闭的多边形，最后done。（m） ShapeManual Voidmove，移动挖空的shape（n） Shapedelete island，删去挖空的shapeAllegro Z-Copy复制分割的平面Z-Copy可以用于copy一个敷铜区、一个封闭的多边形、一条线、一条电气线或一个矩形区内的东西。（a） EditZ-Copy，在option中选择要copy成“何类/子类”，如Etch/Top、Create Dynamic shape、void、netname等。（b） 选择被copy对象，最后done。（c） ShapeSelect Shape or Void，在option中选择Net类型等参数，最后done，完成shape的参数设置。Allegro FPGA元件的管脚、逻辑元件的功能单元交换1. 查看元件管脚的可交换性（a） 在Orcad中，鼠标右击元件，选择Edit Part，进入元件编辑窗口。（b） ViewPackage，显示整个封装的元件（c） Editproperties，显示整个元件的参数，在Pingroup中具有相同标号的管脚可以交换，标号不能为0。编辑完成后关闭对话框。重新作netlist，在Allegro中import新网表。2. 交换元件管脚、功能单元（a） 在allegro中，选择PlaceSwappin，点击元件的一个管脚，再点击要交换的另一个管脚，done。（b） 在allegro中，选择PlaceSwapfunctions，点击元件功能单元中的一个管脚，再点击要交换的另一个管脚，done。Allegro中元件的交换在allegro中，选择PlaceSwapComponents，在Option中输入要交换的元件序号，分别单击两个要交换的元件，done。Allegro中丝印层文字的书写1. 在allegro中，设定文字的大小。选择SetupDesign ParametersText，点击setup text size，在弹出的文本字体大小设置对话框中，选择合适的文字大小序号或新建一个文字大小的序号。建议丝网文字的字体大小为（mil）：宽40、高60、线间距0、光绘宽度5、字符间距0。2. 用颜色管理器（Color192）设置需要显示的层面和颜色。丝网文字在BOARD GEOMETRY中分别设置SILKSCREEN TOP和bottom的颜色并选择显示，可分别在顶层或底层增加、显示文字和shape。3. 文字写在BOARD GEOMETRY类的SILKSCREEN TOP子类上。Addtext，在option中选参数。4. 矩形白色丝印面用shape画在BOARD GEOMETRY类的SILKSCREEN TOP子类上。Allegro中修改元件值（放在Assembly）的文字大小和位置1. 在allegro中，设定文字的大小。选择SetupDesign ParametersText，点击setup text size，在弹出的文本字体大小设置对话框中，选择合适的文字大小序号或新建一个文字大小的序号。建议元件值的字体大小为（mil）：宽23、高31、线间距39、光绘宽度5、字符间距0。2. 用颜色管理器（Color192）设置需要显示的层面和颜色（关闭其他层面显示）。元件值文字在COMPONENTScomponent value中分别设置ASSEMBLY TOP和bottom的颜色并选择显示，可分别在顶层或底层显示元件值。3. 修改文字大小。Editchange，在Find中只选Text，在option中分别选component value类的ASSEMBLY TOP和bottom子类，修改字体序号。全选整个PCB板，全部元件值文字大小一起被修改。4. 手动调整文字的位置。Editmove，在Find中只选Text，在option中选好rotation的参数。Allegro中修改元件标号（放在silkscreen）的大小和位置1. 在allegro中，设定文字的大小。选择SetupDesign ParametersText，点击setup text size，在弹出的文本字体大小设置对话框中，选择合适的文字大小序号或新建一个文字大小的序号。建议元件标号的字体大小为（mil）：宽12、高20、线间距0、光绘宽度2、字符间距0。2. 用颜色管理器（Color192）设置需要显示的层面和颜色（关闭其他层面显示）。元件标号在COMPONENTSRef Des中分别设置SLIKSCREEN TOP和bottom的颜色并选择显示，可分别在顶层或底层显示元件标号。3. 修改文字大小。Editchange，在Find中只选Text，在option中分别选Ref Des类的SLIKSCREEN TOP和bottom子类，修改字体序号。全选整个PCB板，全部元件标号的文字大小一起被修改。4. 手动调整文字的位置。Editmove，在Find中只选Text，在option中选好rotation的参数。Allegro光绘文件制作1. ManufactureNC drill Customization中Auto Generate Symbols 产生钻孔图符号。2. ManufactureNC drill legend 产生钻孔图例表，可以贴在PCB图纸中3. ManufactureNC NC Parameters 产生钻孔参数文件，后续的Artwork要用。4. ManufactureNC NC drill产生钻孔数据文件，制板时要用。5. ManufactureArtworkGeneral Parameter栏中的Device type选择Gerber RS274X，其他默认6. ManufactureArtworkFilm Control栏中的Available films需要添加BOTTOM、TOP、GND、PWR（等中间层）、Drill、Pastmask_Bot、Pastmask_Top、Silkscreen_Bot、Silkscreen_Top、Soldermask_Bot和Soldermask_Top（在TOP条目上鼠标右击，从弹出菜单中选Add，手工输入各个文件名）。在以上每个条目的Undefined Line Width中写入5mil， Plot Mode选则Positive，其他默认。7. 在BOTTOM、TOP或其他中间层条目下需要添加：Board Geometry/OUTLINE、ETCH/BOTTOM（相应的层名字）、PIN/BOTTOM（相应的层名字）、VIA CLASS/BOTTOM（相应的层名字）在TOP条目下的子条目上单击右键，在弹出菜单中选需要添加的子条目。8. 在Pastmask_Bot或Pastmask_Top下需要添加：Board Geometry/OUTLINE、PIN/PASTEMASK_BOTTOM或PIN/PASTEMASK_TOP9. 在Soldermask_Bot或Soldermask_Top下需要添加：Board Geometry/OUTLINE、VIA CLASS/Soldermask_Bottom 或VIA CLASS/Soldermask_TopPIN/Soldermask_Bottom 或PIN/Soldermask_TopPACKAGE Geometry/Soldermask_Bottom 或PACKAGE Geometry /Soldermask_TopBoard Geometry /Soldermask_Bottom 或Board Geometry /Soldermask_Top10. 在Silkscreen_Bot或Silkscreen_Top下需要添加：Board Geometry/OUTLINE、Board Geometry/Silkscreen_Bottom 或 Board Geometry/Silkscreen_TopPACKAGE Geometry/Silkscreen_Bottom 或 PACKAGE Geometry/Silkscreen_TopRef Des/silkscreen_Bottom或Ref Des/silkscreen_Top上层丝印中还要添加“MANUFACTURING/PEN3”将logo.IPF变成丝印的一部分。11. Drill下需要添加Board Geometry/OUTLINE、MANUFACTURE/NCDRILL_LEGENDMANUFACTURE/NCDRILL_FIGUREMANUFACTURE/NCLEGEND-1-x （x=2，2层板；x=4，4层板；x=6，6层板，如此类推）12. “Select all”选中以上所有条目，“Create Artwork”生成Gerber文件13. 将以上文件、NCxxx.drl文件和叠层说明文件一并交给厂家生产线路板。AllegroPCB Editor 工作参数的输出与输入1. FileExportParameter，可以导出原来PCB设计环境中的Design Setting，Artwork，Color Layer，Color Palette，Text Size和Application or Command Parameter。2. FileExportSub-Drawing，在右侧Option边栏内可以导出原来PCB板中的已布线、过孔、shape和RefDes，在命令行中输入x 0 03. FileExportPlcaement，可以导出原来PCB板中已放置的元件和坐标。注意 Placement Origin 选择 Body Center4. FileExportTechfile，可以导出原来PCB板中设计规则、图纸参数和叠层设置。5. 换板框的PCB布板导入操作首先打开新板框的PCB文件，然后输入正确的网表文件（和原设计相同的），接下来将placement和Sub-Drawing文件导入进来。注意坐标值的输入一致性。最后导入Parameter文件。Layout 板层的基本观念二层板：对于二层有二种的layout技术。一种是较老之技术，适用于较低速之组件，一般包含DIP包装之元件成排或成矩阵撞排列，现在己很少用。第一种方式：将power和Ground以格状layout，使形成之每一格总面积小于1.5吋平方。Power和 Ground之trace以90度角分布。Power在一层，ground在另外一层。Ground trace 置于顶层，垂直走向。Power trace置于底层，水平走向在每一个ground和trace交接处，放置decoupling电容。第二种方式：此种通常用于低于10kHz低频模拟设计。将power trace在同一层布线层幅射状拉线，由电源处接至每一组件，减少trace的总长度。将所有power和ground trace相邻布线。此可使得由来自高频切换噪声之环路电流最小，因而不会冲击其它电路和控制信号。这一些trace会分开的唯一情况是要当连接到decoupling电容时。信号流向应和ground路径并行。避免不同树枝互相交错，以免造成ground loop。低频寄生电感及电容通常不会产生问题。在此情况下，建议可采用单点接地的方式。易言之，在低频的应用上，藉layout达成之高频表现。注意以下二点：高频时，控制所号路径和其回返电流路径之表面阻抗。在低频时，以控制layout的形状而非阻抗。四层板：四层板的堆栈只有一种方式。因使用power及ground，EMI的特性有很大的改善。然而，四层板对产生自电路及trace之RF电流通量消除之效果并不好。第一层：Component side，信号及Clock第二层：Ground Plane第三层：Power plane第四层：Solder side，信号及Clocks如此可得知，当有多于三个完整平面提供的话(即一个power ground)将最高速clock布线于相邻ground plane且不相邻于power plane，可得最佳EMI效果。此为在PCB上EMI抑制的基础观念。多层板可提供优良EMC之信号质量，因为经由miocrostrip及stripline可有效佳之信号阻抗控制。Power及ground plane之分布阻抗(distribution inpedance)应尽可能的降低。这一些平面含有来自于logic crossover之极短暂的突波电流，及信号及总线之电容负载。MICROSTRIP及Stripline应用之主要意义是在