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1、画出与以下实体描述对应的原理图符号元件：Entity buf3s is Port ( input : in bit; Enable : in bit; Output : out bit);End entity buf3s;Entity mux21 is Port ( in0, in1, sel : in bit; Output : out bit);End entity mux21;2、说明实体和结构体的概念。3、说明端口模式inout与buffer有何异同点。 1、判断下列VHDL标识符是否合法，如果有误请说明理由。74HC245， D100，idle，entity，five_ _screens，one，_good_one，behave2、说明变量与信号的区别。3、判断下面两个程序中是否有错误，若有则指出错误所在，并给出完整程序。程序1： Signal a, en : std_logic; Process ( a, en) Variable b : std_logic; Begin If en=1 then b= a; End if; End process;程序2： Architecture one of sample is Variable a ,b, c : integer; Begin c= a+b;end;1、判断下面的程序中是否有错误，若有则指出错误所在，并给出完整程序。Library ieee;Use ieee.std_logic_1164.all;Entity mux21 is Port( a , b: in std_logic: Sel: in std_logic; C: out std_logic; );End sam2;Architecture one of mux21 isBeginIf sel=0 then c:=a;Else c:=b;End if;End two;2、说明if语句的三种结构。1、回答有关bit和boolean数据类型的问题：（1）解释bit和boolean类型的区别；（2）对于逻辑操作应使用哪种类型？（3）关系操作的结果为哪种类型？（4）if语句条件的表达式是哪种类型？2、4选1多路选择器，分别用if语句和case语句的表达方式写出此电路的VHDL程序，选择控制信号s1和s0的数据类型为std_logic_vector；当s10，s00；s10，s01；s11，s00和s11，s01时，分别执行y=a、y=b、y=c、y=d。1、将以下程序段转换为when_else语句：Process ( a , b , c , d ) Begin If a = 0 and b = 1 then next1=”1101” ; Elsif a = 0 then next1= d ; Elsif b = 1 then next1= c ; Else next1= “1101” ; End if;End process;2、比较case语句与with_select 语句，叙述它们的异同点。1、用VHDL设计4位同步二进制加法计数器，输入为时钟端CLK和异步清零端CLR，进位输出端为C。2、用VHDL设计16选1数据选择器。16选1数据选择器的元件符号如图所示，ENA是使能控制输入端，当ENA=1时，电路不能工作，输出Y=0；ENA=0时，电路处于工作状态。A15.0是数据输入端，S3、S2，S1和S0是数据选择控制端，当电路处于工作状态