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文档简介

杭州电子科技大学计算机学院实验报告课程名称：计算机组成原理 实验项目：全加器设计实验 指导教师： 实验位置： 姓 名： 班 级 学 号 日 期：2015年4月15日 实验目的（1） 学习ISE工具软件的使用及仿真方法。（2） 学习FPGA程序的下载方法。（3） 熟悉Nexys3实验板。（4） 掌握运用Verilog HDL进行结构描述与建模的技术和方法。（5） 掌握二进制全加器的原理与设计方法。实验环境ISE Design Suite 14.6Digilent Adept Nexys3实验板实验内容（算法、程序、步骤和方法）（1） 画出全加器的真值表并化简，得出输出变量的逻辑表达式。（2） 创立新的工程，根据逻辑表达式进行结构描述方式进行建模。（3） 新建测试文件，进行软件仿真。（4） 生成BIT文件，下载入FPGA，进行硬件测试。代码：Module文件：moduleAdd(A,B,Ci,F,Co);inputA,B,Ci;outputF,Co;wireA,B,Ci,F,Co;xorX1(F,A,B,Ci),X2(S2,A,B);andA1(S1,A,B),A2(S3,S2,Ci);orO1(Co,S1,S3);endmodule仿真文件：moduletest;regA;regB;regCi;/OutputswireF;wireCo;/InstantiatetheUnitUnderTest(UUT)Adduut(.A(A),.B(B),.Ci(Ci),.F(F),.Co(Co);initialbegin/InitializeInputsA=0;B=0;Ci=0;/Wait100nsforglobalresettofinish#100;/AddstimulushereA=0;B=0;Ci=1;#100;A=0;B=1;Ci=0;#100;A=0;B=1;Ci=1;#100;A=1;B=0;Ci=0;#100;A=1;B=0;Ci=1;#100;A=1;B=1;Ci=0;#100;A=1;B=1;Ci=1;#100;endendmodule（接上）实验内容（算法、程序、步骤和方法）数据记录和计算软件方程结果硬件测试结果：ABCiFCo0000000110010100110110010101011100111111结论（结果）经过实验，所设计的全加器输出的结果正确复合逻辑试验心得与小结学习了门
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