基于FPGA点阵 LED 显示控制器的设计

基于FPGA点阵 LED 显示控制器的设计第1章 课题分析与方案论证1.1 课题分析本题目旨在设计基于FPGA控制的LED电子点阵屏幕控制器，该控制器能通过串口或USB口接受PC机送来的广告内容，并将广告内容进行存储，然后通过一定的扫描方式将需要显的内容在广告屏幕上动态显示出来，并可以通过上下位机的通信更改要显示的广告内容。该系统需要六大部分来实现：上位机、串行电平转换器、显示控制器、存储器、LED显示屏行列驱动电路、LED屏幕。其中上位机采用VB编写实现文本内容的1616点阵提取并按照一定的规律和顺序向下位机传送，串行电平转换器采用MAX-232通用电平转换器实现232电平和TTL电平的转换，显示控制器采用硬件描述语言VHDL编写，实现汉字点阵信息的接收、写入和读出存储器，LED显示屏驱动电路应该尽量减少外围硬件，并做到电路简单适应性强、维护方便等要求。1.2 方案论证方案1：通过VB编写上位机，通过串口或USB口和FPGA芯片进行实时通信，上下位机不能脱离，下位机不另外添加存储器，直接占用电脑上位机存储资源。方案2：上位机通过VB编写的程序提取出需要显示的文本内容的1616的点阵代码，将点阵代码通过计算机RS-232接口发送给由FPGA组成的下位机，下位机将点阵代码按照一定的地址存储在外扩存储器中。当需要显示的文本代码传输完毕后，将上位机和下位机分离。下位机在本机的时钟控制下将存储器中保存的点阵代码，按照一定方式取出后通过串行输出接口输出到移位寄存器组。移位寄存器驱动16164字的LED显示屏幕的列向。LED同时在行扫描的控制下循环显示存储器中保存的内容。方案3：上位机通过VB编写的程序提取出需要显示的文本内容的1616的点阵代码，然后将点阵信息通过一定顺序重新排列，目的是使下位机通过顺序地址读取便可以实现逐行扫描，然后将重新排列后的点阵信息通过计算机RS-232接口发送给由FPGA组成的下位机，下位机将点阵代码按照一定的地址存储在外扩存储器中。当需要显示的文本代码传输完毕后，将上位机和下位机分离。下位机在本机的时钟控制下将存储器中保存的点阵代码，按照顺序地址读取办法读出，读出后的信息通过串行输出接口输出到移位寄存器组。移位寄存器驱动16164字的LED显示屏幕的列向。LED同时在行扫描的控制下循环显示存储器中保存的内容。三个方案的区别在于：方案1：通过占用上位机的资源虽然可以提高系统的性价比，减少外围硬件的投资。但由于显示屏控制系统和上位机实时通信，并且受到RS232 通信端口的传输距离的限制，使的显示屏的使用地点和使用环境受到了很大的限制。方案2：通过一次系统设计可以方便的进行显示内容的修改，并且可以根据显示文本内容的多少更换不同大小的存储器。并且系统有自己的存储单元，适应不同的环境使用。采用FPGA的控制器大大的提高的系统的稳定性。缺点是从存储器读出信息时的地址产生方法比较复杂，并且当增加LED显示屏幕显示字数的时候需要重新设计控制系统的硬件电路，不便于日后系统的扩展和维护。方案3：方案三和方案二唯一的区别是在上下位机的任务分配上。方案三的上位机应该根据不同的屏幕大小设计不同的选项，以实现不同的信息存放和传送顺序。下位机只要在本地的时钟的控制下产生顺序地址读取存储器中的内容，便可以实现LED屏幕的显示控制。当系统更换其他规格大小的显示屏幕时，只要更改上位机的相应选项，采取相应的信息存放和传送顺序便可以实现对相应大小的显示屏幕的控制。这样大大提高了系统的适应性，从而也减少了维护和研发成本。综合以上的各方面因素采用方案三。系统总体框图如图1-1。 图1-1系统框图第2章 硬件设计2.1 串行接口与电平转换电路设计图2-1 “D”型9针插头引脚定义为了能及时改变广告屏幕显示的文本内容需要控制器和上位微机进行通信，在微机通信中，通常被使用的RS-232C接口为9根引脚D型插头。如图2-1所示，这9根引脚分别对应于25根引脚D型插头的8、3、2、20、7、6、4、5、22引脚。图2-2 MAX232(202)连接图RS-232C电气特性：采用负逻辑（带37K负载时驱动器的输出电平：逻辑“1”为-3V-15V，逻辑“0”为+3V+15V，不带负载时驱动器的输出电平：-25V+25V）。进行串行通讯时要满足一定的条件。PC的串口是RS232电平的，而FPGA的接口是TTL电平的，由于RS-232C电平和TTL电平互不兼容，所以两者接口时，必须进行电平转换。常用芯片是传输线驱动器MC1488和传输线接收器MC1489。采用了专用芯片MAX232（管脚如附录：芯片管脚图）进行转换，虽然也可以用几个三极管进行模拟转换，但是还是用专用芯片更简单可靠。采用了三线制连接串口，也就是说和电脑的9针串口只连接其中的3根线：第5脚的GND、第2脚的RXD、第3脚的TXD。这是最简单的连接方法，但是对本系统来说已足够使用。连线电路如图2-2所示。其中C1C5典型值为0.1uf 。电平转换电路设计如图2-3图2-3电平转换和接口电路2.2 存储器电路设计为了实现上下位机的脱机工作，需要在下位机上设计存储器来保存需要显示的信息内容。半导体存储器可以分为三类：只读存储图2-4 2864A引脚图器（ROM、PROM、EPROM），可读写存储器（SRAM、DRAM）、不挥发性读写存储器（EEPROM）。此外还有一些特殊存储器，比如：加密型ROM（KEPROM）、先进先出（FIFO）RAM，双端口RAM，快擦写型存储器等。由于本系统汉字采用1616点阵表示，这样每个汉字的点阵信息存储空间为32位所以一个8K8的存储器可以保存256个汉字，基本可以满足一般的使用需要。本系统采用Intel2864APROM作为存储器。Intel2864APROM是8K8位的电可擦除可编程存储器，单一+5V供电，最大工作电流为140mA，维持电流60mA。由于其片内设有编程所需要的高压脉冲产生电路，因而无须外加编程电源和写入脉冲即可工作。采用典型的28脚结构，与常用的静态RAM6264管脚完全兼容。内部地址锁存，并有16字节的数据“页缓冲器”，允许对页快速写入，在片上保存和锁存数据信息。提供软件查询的标志信号，以判断数据是否完成对PROM的写入。芯片的引脚如图2-4。RAM芯片既能读出又能写入，所以通常都有读写控制线，记为或W/。读写控制线记为的芯片，当为低电平时，允许写入数据；反之，为高电平时允许读出数据。读写控制线记为W/的芯片与上面情况相反。有的芯片把读写信号控制线分开，分别记为（或）和（或）。2864A有四种工作方式: 1维持方式2读方式 3.写方式 4.数据查询方式。工作方式表如表2-1表2-1 2864A的工作方式输入/输出2864A引脚号（20）（22）（27）(11-13,15-19)待机任意任意高阻读写负脉冲2.3 行扫描电路设计 图2-5单行驱动电路系统采用逐行扫描的方式驱动LED点阵显示屏，每次最多点亮每一行64个LED数码管，每个发光管的驱动电流为20mA，所以行驱动电流应该不小于2064=1280（mA），因此本系统驱动选用了达林顿管，驱动管的极限参数选用4A、100V、功率为40W高高速度、低压降、2000，可直接与数字集成电路块相连接。这样设计的驱动板体积小，成本低，不需要加散热器，使用与安装都非常方便。单行驱动电路如图2-5所示。2.4 列扫描电路设计为了解决芯片输出I/O口的问题，数据采用串行输出，然后通过移位寄存器74HC164将串行数据变成并行数据，同时驱动发光管。采用寄存器74HC164扩展的4个16位并行输入口，74HC164为8位串入并出寄存器，可以级联使用，A、B为串行数据输入端，QA- QH为并行数据输出端，clk为同步时钟输入端，/clr为清除端，在图中要注意数据和数位的输出的顺序。输出的N个数据Data1DataN，Data1在最远端；输出的8*N个数据，低位在先，高位在后，输出一帧后第13脚D0、3脚为D7。D0为下一个移位寄存器的极联数据输入端。电路如图2-6。 图2-6列驱动电路（移位寄存器组）2.5 LED屏幕设计图2-7共阳极LED结构图点矩阵显示器的种类，简单的可分为57、58、68、88等；而按LED发光变化颜色来分，可以分为单色、双色、三色；按LED的极性排列方式又可分为共阳极与共阴极，共阳极结构如图2-7。由图2-1可知，只要让某些LED亮，就可组成数字、英文字、图形、中文字。但如果用直接点亮的方式，它就可变化成很多的形状。当然不管是哪种形式，哪种图案的的哪些LED该亮必须是固定的。如图2-2所示，由四块88组成的1616的点阵屏幕。本系统的点阵广告屏幕设计成16块88共阴极单色LED组成的1664的点阵屏幕，可以每次完整的显示四个汉字，通过屏幕分页循环显示可以显示多个汉字。如显示“欢”字如图2-8图2-8“欢”字点阵第3章 软件设计 图3-1 FPGA内部组成框图可编程逻辑器件的广泛应用，为数字系统的设计带来极大的灵活性，改变了传统的数字系统的设计方法、设计过程及设计观念，使硬件设计如同软件设计那样方便快捷。本系统采用硬件描述语言HDL（Hardware Description Language）进行编写和防真下载。现在的主要硬件描述语言有VHDL，VerilogHDL，ABEL-HDL，AHDL。本系统采用VHDL全名是Very-High-Speed Integrated Circuit HDL（超高速集成电路硬件描述语言）进行编写开发。根据课题分析，FPGA内部模块、分以下几个部分，组成框图如图3-1。本章将详细介绍各部分具体接口和功能。3.1串行数据检测模块3.1.1串行数据检测模块功能串行数据检测负责检测接收上位机传送的信息，同时将串行数据的起始位和校验位数据提出，将有用的串行数据转换成并行数据写入存储器；在确认收到正确数据后发出存储器的写控制信号；在确认收到正确数据后给地址产生器发出控制信号。实现8251的基本功能。3.1.2串行数据检测模块（check）引脚：entity check is port(clk,load:in std_logic;- 时钟输入端 rxd:in std_logic;- 数据接收端 txd :out std_logic;- 数据传送端 r :out std_logic;- 地址产生器控制端 data :out std_logic_vector(15 downto 0) ;- 并行数据输出端 end check;VHDL结构体定义如下：3.2地址产生器3.2.1地址产生器功能地址产生器的功能是为存储器的写入和读出产生连续的的地址为了系统扩展的要求，设计地址范围为0000H1FFFH。3.2.2地址产生器(address)引脚entity address is port ( cp:in std_logic;-时钟脉冲输入 rd:in std_logic; -使能端 q:out std_logic_vector(11 downto 0);-地址输出端 end address;VHDL结构体定义如下：3.3分频器3.3.1分频器功能由于人眼的视觉暂留现象的存在，一个发光管若在一秒内亮24次以上，人眼就感觉不到它的闪烁。因此我们在设计扫描电路时，让每帧图像的点亮时间都在1/50秒以下，即每秒点亮50次以上。即每行显示时间在1/800(50*16)秒以下，每列的扫描显示时间在1/12800(800*16)秒。而这些都由分频电路分频系统的4MHz晶体震荡器来得到。所以分频器的功能是产生系统内部各部分需要的时钟。分频器分三个部分首先将4MHz两次16分频得到各部分需要的时钟脉冲(15625Hz12800Hz)。entity h60 is port ( cp:in std_logic; c:out std_logic); end h60; 3.3.2分频器(h16)引脚entity h16 is port(cp:in std_logic;-时钟输入 c:out std_logic);-分频输出 end h16;VHDL结构体定义如下：3.4行扫描电路3.4.1行扫描电路功能：行扫描电路分成两个部分：地址提取部分（add12to4）和4线16选通器（scan16）。由于每个汉字的点阵为1616代码因此可以提取代码地址的后四位作为选通信号的输入可以保证行列扫描的完全同步。将提取出的地址后四位作为选通器的输入，循环扫描显示屏幕的行。3.4.2行扫描电路的引脚：entity add12to4 is port(a:in std_logic_vector(11 downto 0);-地址输入端 en:in std_logic;-使能端 y:out std_logic_vector(3 downto 0);-选通信号输出端 end add12to4;VHDL结构体定义如下：entity scan16 is port(a:in std_logic_vector(3 downto 0);-选通信号输入端 y:out std_logic_vector(15 downto 0);-行扫描信号输出 end scan16;3.5显示缓存3.5.1显示缓存功能：显示缓存是为扩展显示方式以及输出数据的存放。entity san1 is port(en:in std_logic;-使能端 a:in std_logic_vector(15 downto 0);-数据输入 q:out std_logic_vector(15 downto 0);-数据输出 end san1;3.5.2显示缓存（SAN1）引脚VHDL结构体定义如下：3.6并/串转换器3.6.1并/串转换器功能并/串转换器的功能是将从存储器读出的并行数据，转换成串行数据输出，以节约器件的I/O口，输出的串行数据通过74164移位寄存器转换成并行数据，驱动显示屏幕的列。3.6.2并/串转换器引脚entity piso is port ( clk :in std_logic;-时钟输入load :in std_logic;-使能端 D :in std_logic_vector(15 downto 0);-并行数据输入 Dout :out std_logic);-串行数据输出end piso;VHDL结构体定义如下：3.7 FPGA顶层连接图 图3-2FPGA内部模块连接图将各部分模块编译成功后，在顶层建立（.gdf）文件，连接各部分构成最后的系统。连接图和系统I/O接口如图3-2。第4章 上位机功能与串行通信协议作为人机界面，上位机的功能也占有重要的位置。上位机实现对需要显示的文本内容的点阵信息的提取和按照需要重新排列，将排列好的信息通过串行通信，控制“基于FPGA的电子广告屏幕控制器”，实现对单色LED电子点阵显示屏幕的。4.1 上位机功能上位机用户界面可以调用为实现特殊功能而形成一个标准函数库，通过用户界面的上鼠标和菜单事件来调用库中函数对数据进行处理。此外，为了上、下位机通信的顺利进行以下约定。上位机主要功能： 将输入在用户界面上的文本内容的1616点阵信息提取出来。 具有LED屏幕扩展选项，备选项分为14字、18字、110字等屏幕。 可以按照备选项的方式重新组合点阵信息的排列顺序（如按照四字为一组提取每个汉字的第一行点阵信息重新排列）。 在显示的文本点阵内容超过存储器容量时提示用户更换大容量存储器。4.2 汉字的编码与显示4.2.1国标汉字字符集与区位码根据汉字的使用的频繁程度，可以把汉字分成高频字（约100个）、常用字（约3000个）、次常用字（约4000个）、罕见字（约8000个）和死字（约45000个），而正常使用的汉字达15000个，我国1981年公布了通讯用汉字字符集（基本集）及其交换码标准GB231280方案。该方案把高频字、常用字、和次常用字集合成汉字基本字符集（共6763个）。在该集中按照汉字使用的频度又分为一级汉字3755个（按拼音排序）、二级汉字3008个（按部首排序）另外还有西文字母、数字、图形符号等700个。国家标准的汉字字符集（GB231280）在汉字操作系统中是以汉字库的形式提供的，并对汉字库的结构做了统一的规定，这个规定将字库分成94个区，每个区有94个汉字（以位区别），每一个汉字在汉字库中有确定的区和位编码(用两个字节)。这就是所谓的区位码（区位码的第一个字节表示区位，第二个字节表示位号），只要知道了区位码，就可以知道汉字在字库中的地址。每一个汉字在字库中是以点阵的形式储存的，一般采用16*16点阵。每个点用一个二进制表示。显示时，存1的点可以在屏幕上显示一个亮点，存0的点则不显示，这样可以把字的16*16点阵信息在显示器上显示出来。如一个“欢”字的16*16点阵字模如图2-8所示，当用存储单元存储字模信息时，需要32个字节4.2.2汉字的内码计算机内英文字符是用一个字节的ASC代码表示的，该字节的最高位一般用作奇偶校验，顾实际是用7位码来表示128个字符。但是对众多的汉字，用两个字节才能表示。国家为此做了统一的标准，称为国标码。国标码规定组成两字节代码的各字节最高位均为0，即每个字节仅使用7位。这样在机器内使用的时候，由于英文的ASC也使用7位，因此可能将国标码看成两个ASC码。因此规定在用国标码表示汉字时，在每个字节的最高位置1，以表示该码表示汉字。这些国标码两字节最高位加1后的代码称为机器内的汉字代码，简称为内码。4.2.3内码转换为区位码与字模的显示在中文DOS下输入汉字时，相应的内码已经在程序中存在（即内码已经在原汉字的位置），如同在西文DOS下输入英文字符时，其对应的ASC码也在程序中一样。已知汉字的内码并将起转换成区位码，就可以从字库中找到对应的汉字，将其字模直接显示即可。汉字的内码与区位码有固定的转换关系。若汉字的内码为十六进制数aaff，则区号gh和位号wh分别为：gh=aa-0xa0； wh=ff-0xa0；若用十进制表示内码为c1c2，则gh=c1-160； wh=c2-160；即区位码qw=100*（c1-160）+（c2-160）；反过来，若已经知道了区位码qw，则也可以求得区号和位号：qh=qw/100； wh=qw-100*qh；因此该汉字在字库中离起点的偏移位置（以字节为单位）计算式为：ofset=94*（qh-1）+（wh-1）*32L；4.3 串行通信协议所谓通信协议是指通信双方的一种约定。约定包括对数据格式、同步方式、传送速度、传送步骤、检纠错方式以及控制字符定义等问题做出统一规定，通信双方必须共同遵守。它属于ISOS OSI七层参考模型中的数据链路层。目前，采用的通信协议有两类：异步协议和同步协议。其中同步协议，不像异步起止协议那样，需要在每个字符前后附加起始和停止位，因此，传输效率比异步有所提高，本系统即采用同步通信协议。4.3.1 物理接口标准串行通信接口其基本任务主要有以下几点： 实现数据格式化：因为来自CPU的是普通的并行数据，所以，接口电路应具有实现不同串行通信方式下的数据格式化的任务。在异步通信方式下，接口自动生成起止式的帧数据格式。在面向字符的同步方式下，接口要在待传送的数据块前加上同步字符。 进行串并转换：串行传送，数据是一位一位串行传送的，而计算机处理数据是并行数据。所以当数据由计算机送至数据发送器时，首先把串行数据转换为并行数才能送入计算机处理。因此串并转换是串行接口电路的重要任务。 控制数据传输速率：串行通信接口电路应具有对数据传输速率波特率进行选择和控制的能力。 进行错误检测：在发送时接口电路对传送的字符数据自动生成奇偶校验位或其他校验码。在接收时，接口电路检查字符的奇偶校验或其他校验码，确定是否发生传送错误。 进行TTL与EIA电平转换：FPGA和终端均采用TTL电平及正逻辑，它们与EIA采用的电平及负逻辑不兼容，需在接口电路中进行转换。 提供EIA-RS-232C接口标准所要求的信号线：远距离通信采用MODEM时，需要9根信号线；近距离零MODEM方式，只需要3根信号线。4.3.2 软件协议 同步通信面向比特的串行协议中以IBM的同步数据链路控制规程SDLC（Synchronous Data Link Control)最具有代表性，国际标准化组织ISO(International Standard Organization）的高级数据链路控制规程HDLC（High Level Data link Control)，美国国家标准协会(Americal National Standard Institute)的先进数据通信规程ADCCP(Advanced Data Communication Control Procedure)。此协议的特点是所传输的一帧数据可以是任意位，而且它是靠约定的位组合模式，而不是靠特定字符来标志帧的开始和结束，故称“面向比特”的协议。这种协议的一般帧格式如图4-1所示：图4-1 串行通信协议帧格式（1）帧信息的分段：由图20可见，SDLC/HDLC的一帧信息包括以下几个场(Filed），所有场都是从有效位开始传送。 SDLC/HDLC标志字符：SDLC/HDLC协议规定，所有信息传输必须以一个标志字符开始，且以同一个字符结束。这个标志字符是01111110，称标志场(F)。从开始标志到结束标志之间构成一个完整的信息单位，称为一帧(Frame)。所有的信息是以帧的形传输的，而标志字符提供了每一帧的边界。接收端可以通过搜索“01111110”来探知帧的开头和结束，以此建立帧同步。 控制场：在标志场之后，有一个控制场C(Control)。控制场可规定若干个命令。SDLC规定，如果控制场第一个字节的第一位为 “0”，则还有第二个控制场字节，否则就只有一个字节。 信息场：跟在控制场之后的是信息场I(Information)。I场包含有要传送的数据，并不是每一帧都必须有信息场。即数据场可以为0，当它为0时，则这一帧主要是控制命令。 帧校验信息：紧跟在信息场之后的是两字节的帧校验，帧校验场称为FC(Frame Check)场或称为帧校验序列FCS(Frame check Squence)。SDLC/HDLC均采用16位循环冗余校验码CRC（Cyclic Redundancy Code)。除了标志场和自动插入的“0”以外，所有的信息都参加CRC计算。（2）实际应用时的两个技术问题“0”位插入/删除：如上所述，SDLC/HDLC协议规定以01111110为标志字节，但在信息场中也完全有可能有同一种模式的字符，为了把它与标志区分开来，所以采取了“0”位插入和删除技术。具体作法是发送端在发送所有信息（除标志字节外）时，只要遇到连续5个“1”，就自动插入一个“0”，当接收端在接收数据时（除标志字节）如果连续收到5个“1”，就自动将其后的一个“0”删除是，以恢复信息的原有形式。这种“0”位的插入和删除过程是由硬件自动完成的。SDLC/HDLC异常结束：若在发送过程中出现错误，则SDLC/HDLC协议常用异常结束(Abort)字符，或称为失效序列使本帧作废。在HDLC规程中，7个连续的“1”被作为失效字符，而在SDLC中失效字符是8个连续的“1”。当然在试销序列中不使用“0”位插入/删除技术。SDLC/HDLC协议规定，在一帧之内不允许出现数据间隔。在两帧之间，发送器可以连续输出标志字符序列，也可以输出连续的高电平，它被称为空闲（Idle）信号。第5章 系统调试硬件调试和软件调试是不能完全分开的，许多硬件错误是在软件调试中发现和被纠正的。故在软件调试过程的在线动态调试中也包括联机仿真、硬件在线动态调试以及硬件故障的排除。5.1 开发工具简介 Altera公司的FPGA/CPLD开发工具MAX+PLUS可编程逻辑开发软件提供了一种与结构无关的设计环境，它使Altera通用FPGA/CPLD系列设计者能方便地进行设计输入，快速处理和器件编程。使用MAX+PLUS，设计者无需精通器件内部的复杂结构，只需运用自己熟悉的输入工具（如原理图输入或高级行为语言）进行设计，通过MAX+PLUS把这些设计转换成最终结构所需要的格式，由于有关结构的详细知识已装入开发工具，设计者不需要手工优化自己的设计，因此设计速度非常快。使用MAX+PLUS，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路大约只需要几个小时。 MAX+PLUS提供了全面的逻辑设计能力。设计者可将文本、图形和波形等设计的输入方法任意组合，建立起有层次的单器件或多器件设计。MAX+PLUS编译器可完成资源利用的最小化和逻辑综合、把设计装配成一个或多个器件并产生编程数据；还可以进行编程校验，包括功能仿真、定时仿真=影响速度的关键路径和延时预测以及多系列器件交叉的多器件仿真。5.2 软件调试与仿真5.2.1调试思想与方法（1）不连接电平转换电路和存储器电路，假设点阵信息已经存储在ROM中，用VHDL编写只读存储器D1（程序见附录）。来验证扫描电路和地址产生电路的正确性。（2）将全部硬件电路连接，和上位机进行通信（上位机用串口调试软件代替），以验证电平转换电路和串行检测电路的正确性。（3）在确认下位机调试通过一切正常，达到设计要求后，将上下位机进行联调。5.2.2计算机仿真为了测试仿真方便，假设下位机已经正确接受到上位机传输来的正确信息，并正确写入存储器。因此编写只读存储器D1来模拟存储器。通过直接更改D1内的信息可以不用上下位机通信的情况下观察输出内容的变化。仿真波形如图5-1，其中y15.0为列输出接列驱动电路；q15.0为存储器输出后没有经过并/串转换的数据，通过波形可以看出行、列信息的完全同步。 图5-1系统仿真波形图5.3 硬件调试5.3.1静态调试（1）系统加电之前，先用万用表等工具，根据硬件逻辑设计图，仔细检查线路是否连接正确，并核对器件的型号、规格和安装是否符合要求，为防止电源的短路和极性错误，特别注意了电源系统的检查。（2）系统加电之后，检查各插件上引脚的电位，仔细测量了各点电平是否正常，尤其应注意串行接口插座的各点电位，防止与上位机连机调试时，高压损坏FPGA芯片。5.4 综合调试5.4.1程序下载选择Altera公司的MAX7000S系列的器件EPM7128SLC84-7。然后将顶层文件编译产生的烧写文件（.pof）烧写到FPGA芯片中5.4.2系统调试系统加电测试观察LED屏幕输出的情况，以及扫描显示的频率，然后根据实际情况更改扫描频率。5.5 遇到的主要问题及解决方法在系统调试的整个过程中遇到了以下几个主要问题：在软件调试时，由于在行选通一次时需要所有的列中的信号，全部通过并/串转换传送给相应的列，所以当显示屏幕为每次显示4个字的大小时，列的时钟应该为行的时钟的4*16倍。开始忽略了这个问题导致屏幕出现乱码。不能正常显示内容。更改后恢复正常。在分模块测试时移位寄存器工作正常，但是和其他器件连接后测试发现其不能将并入的数据串行输出，分析后发现移位寄存器的时钟周期为上一级缓存时钟的2倍 ，不能建立正常的比例关系，更改后正常。第6章 系统性能、效益分析6.1 性能指标项值备注模块标准1664点，单元尺寸122488（） 可扩展模块发光材料点阵块，发光点透明封装、点阵块外观尺寸60。8（mm）、发光点直径mm、点间距7.62mm 、亮度指标40mcd像素（厂家提供平 均指标） 控制模式扫描频率帧秒 可视角度室内采光或室内灯光下土60度存储字数256字可扩展最佳可视距离 显示体用电标准 土 显示体功耗平均功耗 400平方米 峰值功耗 800平方米环境温度1040模块工作温度 标准控制距离20 可脱机6.2 效益分析我国将LED作为31项国家鼓励发展的电子产品之一和20种鼓励外商投资的电子产品和技术之一，重点予以发展。目前由于LED在国内市场空间巨大、行业利润较高、前景广阔，许多企业纷纷上马LED项目，并将此作为自己的一大产业进行开发，积极向 IT企业转型，同时也把LED作为今后重点发展的支柱产业之一，成为继视听、能源、通讯、电工之后的又一重大领域，LED市场已经炙手可热。随着信息产业的高速发展，LED显示屏作为信息传播的一种重要手段，已成为现代信息化社会的一个闪亮标志。近年来LED显示屏已广泛应用于室内外需要进行服务内容和服务宗旨宣传的公众场所，如电信、邮政大厅、证券营业部、期货交易部、车站、机场、港口、体育场馆等交通信息的公告，政府机关政策、政令的发布，各类市场行情信息的发布和宣传等。因此研发一种价格经济、安装简易、维护方便的LED电子广告屏控制系统将有很好的市场前景。第7章 结 论7.1 存在问题由于整个“基于FPGA的电子广告屏设计系统”没有完善的上位机程序的辅助调试，调试只能通过编写简单的仿真程序，或者是通过串口调试工具测试控制器能否正常工作，而无法保证本系统在实际的工程中的正常工作。本课题的调试成功只意味着“基于FPGA的电子广告屏设计系统”的功能和方法上的实现，但却不能保证后期大量文本信息的存储和显示时由于存在延迟。是否能实现行和列扫描信号的完全同步。7.2 研究方向 针对出现的问题，在对系统的二次开发中，系统进一步完善需要解决以下几个问题： 完善软硬件电路实现系统的低功耗和屏幕保护功能以延长LED屏幕的使用寿命。 增加显示内容的屏幕变化方式，左右移动、上下移动、闭合打开、上下左右方向展开。显示图象信息。 点阵内容变化速度和汉字在屏幕的停留时间可在一定范围控制。 附录A 虚拟器件外型 A.1串行数据检测模块外型A.2地址产生器外型：A.3分频器外型A.4行扫描电路外型A.5显示缓存外观： A.6并/串转换器附录B 程序清单-library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity address is-地址产生电路 port(cp,rd:in std_logic; q:out std_logic_vector(11 downto 0); end address; architecture rtl of address is signal y:std_logic_vector(11 downto 0); begin process(cp) begin if(cpevent and cp=0)then if rd=0then y=000000000000; else if y=111111111111then y=000000000000; else y=y+1; end if; end if; end if; end process; q=y; end rtl;-library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity h60 is-60分频电路 port(cp:in std_logic; c:out std_logic); end h60;architecture h60_arc of h60 issignal count : integer range 0 to 59;begin process(cp)begin if rising_edge(cp) then count=59 then c=1; else c=0; end if ; end if;end process;end h59_arc; -library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity h16 is port(cp:in std_logic; c:out std_logic); end h16;architecture h16_arc of h16 issignal count : integer range 0 to 15;begin process(cp)begin if rising_edge(cp) then count=15 then c=1; else c=0; end if ; end if;end process;end h16_arc; -library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity add12to4 is port(a:in std_logic_vector(11 downto 0); en:in std_logi