【基金】2010CB934300-相变存储器规模制造技术关键基础问题研究

项目名称：相变存储器规模制造技术关键基础问题研究首席科学家：刘波 中国科学院上海微系统与信息技术研究所起止年限：2010年1月-2014年8月依托部门：中国科学院 上海市科委一、研究内容实现PCRAM商用化就是要制造出满足用户要求的批量产品，所以要从芯片本身的性能提升与具体应用中工艺集成所面临问题去研究，海量存储、低功耗与应用的高可靠性是PCRAM芯片研究的重点问题，规模制造技术是产业化的关键，关键问题是筛选出适合海量存储要求的数据保持力好的新型相变材料，低压、低功耗、高速与高密度的相变存储单元是PCRAM芯片的核心，这涉及纳米单项与集成工艺的开发与机理研究，在此基础上实现8-12英寸的存储单元的一致性与可重复性，电路设计的要点是读、写、擦操作模块的高宽容性与可靠性，其设计依据是通过PCRAM芯片具体应用环境下的大量存储参数测试与统计分析结果。本项目正是围绕上述问题展开深入系统研究，拟解决的关键科学问题和主要研究内容如下：1、 海量存储用高性能PCRAM相变材料体系的研究通过使用稳定的二元固相、电中性(符合化学计量比)、p轨道电离度、4) sp轨道的杂化程度这四个原则，快速设计出新型相变材料的相图以及相图中最为可能的性能优良组份。开发出非GeSbTe系列的自主知识产权的伪二元新型相变材料。主要针对SnSbTe、SnSbSe、SiSbSe、GeSnTe、AlSbTe、GeAlTe等伪二元系列进行材料设计与相变性能的研究。同时就Sb基二元相变材料以及Sb基伪二元相变材料的设计与相变性能进行研究。主要研究内容包括：非晶态薄膜原位真空条件下的电阻随温度变化关系，了解某一设计组分的结晶特性；非晶态薄膜原位真空条件下在特定温度时电阻随时间的变化关系，以了解某一设计组分的数据保持能力；研究某一特定组分薄膜的晶体结构，初步了解其快速相变的微观机理；制备PCRAM单元和阵列，研究某一组分相变材料的电学性能，获得器件I-V、R-V和疲劳特性等，最为核心的是与存储数据保持力相关的材料的热稳定性研究。2、 高密度PCRAM单元之间的串扰问题研究通过纳米组装与加工工艺实现对材料的存储性能、纳米尺寸效应、高密度串扰的实验验证，进一步研究8、12英寸材料的制备工艺，实现膜厚的均匀性与性能的一致性，为存储阵列的制备奠定基础。PCRAM相对于Flash存储器的最大优势就是器件单元尺寸等比例缩小的能力。那么究竟可以达到多高的密度呢？这个问题很大程度上取决于光刻工艺的水平，随着光刻工艺的提高，器件单元尺寸不断缩小，密度可不断提高。对PCRAM而言，理论和实验上都已证明，尺寸在10nm以下相变材料仍具有信息存储的功能，也可以说信息存储与材料的体积是没有关系的。但是，单纯的一个存储单元的操作与器件操作有着很大的不同。对PCRAM技术而言，相邻单元之间操作时的热串扰对器件的影响是一个比较关注的问题。当不断降低器件尺寸的时候，在高密度器件中，单元之间的尺寸通常只有光刻特征尺寸量级。此时，对器件单元施加较高的电流脉冲的时候，相邻单元将可能达到晶化温度点，如此将使得存储于其中的信息丧失殆尽。对65nm与45nm节点技术时PCRAM的器件的热串扰用数值模型模拟表明，即使在最坏的情况下，在瞬态与稳态的情况下热串扰的影响是很小的。这个结论可以推广到45nm以下的节点技术工艺上，这其中加热层起着双重作用，当进行RESET操作时，可以传递焦耳热以熔化材料；当该单元处于非活动状态时，起导热作用，可以有效的对单元进行冷却，防止非晶高温点在编程过程对邻近单元造成可能的热串扰影响。值得指出的是，PCRAM单元的数据保持力不会随着尺寸的减小而降低，这也表明，非晶点的稳定性与体积大小是没有关系的。理论计算和实验测试（利用AFM导电探针）表明稳定的两相状态在PCRAM的尺寸小于10nm的情况仍可保持，但需用进一步通过制备存储单元加以验证。3、 纳米加工工艺开发及所涉及的科学问题探讨基于中芯国际45nm技术工艺和新搭建的与其相兼容的12英寸PCRAM材料制备与单项工艺开发的平台，开展高密度、大容量PCRAM芯片所需关键纳米工艺（包括浸入式曝光、填充、刻蚀、抛光等工艺以及新型二极管的开发工艺）的开发及所涉及科学问题的探讨，优化纳米1R1D（一个可逆相变电阻和一个二极管）存储单元的集成工艺及其失效机制分析。具体将围绕相变材料的物理及电学特性，设计相应的器件结构和工艺流程，排除与现有工艺在材料、工艺集成、器件性能和可靠性等方面的非兼容性，获得具有我国自主知识产权的工艺。需要解决的重要科学与技术问题有：（1） 选择/驱动二极管阵列的结构设计、工艺集成和性能提升。在目前成熟的各类型存储器中，MOSFET被广泛地用作选择开关器件。PCRAM在执行RESET操作时，需要提供较大的瞬间电流（约0.5-1mA/单元）。如果选用MOSFET作为选择开关，就必须增加沟道宽度来满足大电流的需求，单元面积也相应增加。包括Renesas在内的一些国际大公司采用MOSFET+相变电阻的结构，其单元面积在2545F2的范围（F是某一技术节点有源区最小半周期的尺寸，以45纳米逻辑电路的设计规则为例，有源区和氧化隔离区的最小尺寸都是70纳米，因此F等于70纳米，F2等于4900纳米2）。单元的面积越大，技术的竞争力便越差。目前DRAM和FLASH的单元面积大致分布在6-12F2。因此以MOSFET作为选择开关就无法参与高密度大容量存储器的竞争，只能应用于一些特殊的领域。为提高选择开关器件的电流驱动能力，同时保持存储单元面积不变，双极型器件是最佳选择。Samsung公司开发出了以选择性硅外延为关键技术的二极管阵列制造专利技术，单元面积约为5.8F2。本项目将基于自主专利的双沟槽结构开发二极管阵列的制造工艺，目标是研发出小于10F2尺寸的存储单元。主要方法是在p型掺杂硅衬底上首先在平行方向采用深沟槽作为字线间的隔离，并在深沟槽侧壁的特定深度淀积n型重掺杂砷硅玻璃（ASG），并通过热扩散工艺在深沟槽间形成n型重掺杂埋层。如此形成的被深沟槽隔离的n型重掺杂埋层便是二极管阵列的字线。在深沟槽和字线埋层形成之后，深沟槽侧壁上淀积的砷硅玻璃以湿法腐蚀去除。然后在完成字线的深沟槽隔离（DTI）。随后采用CMOS逻辑电路标准工艺制作浅沟槽隔离（STI）。在存储器阵列中，STI的方向垂直于字线方向，STI的深度到达n型字线埋层的上方。这样字线埋层上方的区域由STI隔离为独立单元。这些独立单元在之后的n井注入工艺中形成n型浅掺杂与n型重掺杂的字线埋层相连接，在源漏注入工序中在单元硅表面实现p型重掺杂而形成p-n结，从而在CMOS标准工艺中完成二极管阵列的制作。在上述双沟槽二极管阵列工艺方案中，有以下的工艺集成问题有待澄清：深沟槽必须有的深度超越n型埋层进入p型衬底以保证字线埋层间的有效隔离；在深沟槽中填入多晶硅之后，是否要将多晶硅反刻至硅片表面以下再以氧化硅将其封闭，封闭多晶硅理论上会增强深沟槽隔离的可靠性，但同时也会增加工艺的复杂程度和生产成本；对比于CMOS标准工艺中STI均匀的衬底薄膜，在存储器阵列中因深沟槽而引入多种衬底介质，因此给STI的刻蚀带来更多要求，需要同时兼顾对不同材料刻蚀速率的设定和刻蚀形貌的优化。（2） 相变材料在45nm尺度的填充性及工艺优化。对于尺寸为70nm以下的器件单元，填充问题显得尤为重要。如不能完全填实，将使得材料与下层电极的接触变得不充分，器件操作时会造成界面处接触电阻增大或者是断路的现象，而且可逆相变中相变材料体积的变化，这为特征尺寸小于70nm的图形的填充提出了更高的工艺要求。（3） 相变材料在45nm尺度的刻蚀工艺、相关机理及工艺过程对材料物理性能影响的研究。1 相变材料刻蚀工艺优化所面临的难点问题研究：（a）最佳刻蚀速率的选择：速率太快对于纳米尺度的相变材料的工艺精确控制较难实现，而较慢的刻蚀速率意味着较低的产能，因此需要在保证工艺可控性的前提下尽量提高速率，这需要深入研究；（b）刻蚀后表面材料组分、粗糙度以及整体均匀性的优化研究，这是关系到材料本身性能是否发生变化以及整片器件均匀性好坏的关键所在；（c）刻蚀后侧墙形貌的要求：侧墙必须具有一定的垂直度和平整度，特别是当尺寸缩小到纳米量级的时候，垂直度将会影响器件的集成密度，侧墙的光滑程度将会影响器件的可靠性；（d）相变材料相对于绝热材料和光刻胶等的刻蚀选择性：光刻胶起到保护相变材料的作用，高选择比的光刻胶可以节省去胶工艺所使用的酸漕溶液，另外高选择比的绝热材料可以作为相变材料的刻蚀停止层，好的刻蚀停止层可以提高对刻蚀的精确度；（e）刻蚀相变材料的硬掩膜材料的研究：由于相变材料的特性比较软，当尺寸达到纳米量级后，难以保证有很好的垂直度，使用一些金属层作为硬掩膜，可以使得图形更加完美，但需要筛选出合适材料；（f）刻蚀后光刻胶的去除以及残留物的清洗工艺研究：去除光刻胶时不能对刻蚀图形造成影响，不能对材料造成破坏，否则会引起器件性能的漂移，反应生成物残留在刻蚀表面将会影响到后续薄膜的沉积工艺以及器件的稳定性；(g)不同图形密度下刻蚀工艺的研究：不同的版图密度会造成等离子体的负载差别，密度高的地方一般刻蚀速率较慢，但是侧墙的垂直度要好，而密度低的地方则是相反，这对于12英寸圆片的刻蚀均匀性保证是一个难点。2 相变材料刻蚀机理的研究，围绕刻蚀过程中的物理和化学反应，深入探讨相变材料发生的各种反应可能性及优先性以及对刻蚀图形质量和材料物性的影响：（a）等离子体氛围中相变材料的反应机理研究：不同刻蚀气体（如CF4、CHF3、Cl2等）所对应的反应生成物，反应生成物在不同气压下的挥发特性将直接影响刻蚀的效果；（b）刻蚀后材料的组分研究：由于相变材料中Ge、Sb、Te等元素的电负性的差别，各种元素的反应优先程度不同，会造成材料组分的漂移，特别是到纳米量级下侧墙的腐蚀程度将会对器件的性能造成很大的影响；（c）使用不同组合气体刻蚀相变材料的研究：一般以CF4、Cl2等为主要刻蚀气体，起到与材料发生化学反应的作用，O2可以使得材料氧化成较容易反应的氧化物，Ar、N2、He等一般不和材料起反应，起到物理轰击的作用，增加去除残留物的能力，HF、CH2F2等可提供很重的聚合物，起到保护侧墙的作用，而相变材料反应生成物的挥发程度不同，这些非挥发性或者挥发性较差的生成物将会残留在表面，并且影响刻蚀表面的粗糙度和均匀性，因而需要不同气体的搭配来调节刻蚀工艺，以达到最佳的刻蚀效果；（d）气压对刻蚀工艺的影响：不同气压下分子的平均自由程不同，最直接的影响就是物理轰击的效果，另外气压也能改变等离子体的浓度，从而影响刻蚀速率等参数；（e）功率对刻蚀工艺的影响：不同功率下等离子体的浓度和能量有很大的差异；（f）刻蚀机的腔体温度对刻蚀条件的影响：刻蚀实际上是反应生成物的挥发和沉积的动态过程，不同温度下将会影响反应生成物的挥发程度，从而改变刻蚀工艺参数。（4） 相变材料在45nm尺度的抛光工艺、相关机理及工艺过程对材料物理性能影响的研究。1 化学物质对相变材料CMP中的化学反应机理研究：氧化剂，一般而言对金属材料抛光，通过抛光液中的化学成分使表面氧化并形成钝化层，然后通过机械作用去除。因而氧化反应对抛光后表面质量十分重要，当氧化剂过少时，机械作用过大，容易在晶片表面形成划伤等缺陷；而氧化剂太多，可能导致表面化学势过高，进入腐蚀区，造成表面有腐蚀坑等缺陷。通过对氧化剂的筛选和浓度影响的研究，可以控制抛光速率和抛光后表面质量，达到超精密无损抛光；pH调节剂的影响，pH值对化学反应的速率和生成物有至关重要的影响。通过对相变材料在不同pH值下的生成产物研究，一方面可以调节抛光速率（高低选择比），抛光质量，同时还可以消除由于表面势能导致去除物吸附在表面的现象；表面活性剂的影响，活性剂又分阳离子、阴离子、两性和非离子活性剂。通过调节活性剂对研磨颗粒表面进行改性，可以调节抛光速率，同时有助于生成物的去除，从而避免抛光后表面有残留物质对器件性能一致性的影响。2 抛光液中的研磨颗粒对CMP的影响：目前主要的研磨颗粒为SiO2，研磨颗粒种类，粒径大些，分散性以及颗粒表面电荷分布等因素都会对抛光效果和抛光速率有很大影响。因而，对不同种类尤其是CeO2等本身具有活性的研磨颗粒抛光液对相变材料CMP的研究具有新颖性和原创性。3 相变材料为主的合金材料抛光模型的研究：对于有图形的晶片抛光，传统材料如介质材料SiO2和金属材料、Cu等，结合抛光中的化学反应和图形效应，可以大致建立一个抛光模型，来辅助研究实际生产制造中晶片表面的均匀性。目前针对合金材料，尤其是相变材料，这一领域的研究还处在空白阶段。4 相变材料物理性能对CMP的影响：相变材料的硬度，与衬底的结合强度对抛光参数的选择（主要是机械方面）都具有很大的指导意义。因而在相变材料筛选时，必须考虑这些性质。（5） 通过微观结构的解剖分析，探讨存储单元的失效机制。根据目前的器件单元测试结果，器件失效的种类有多种：主要包括断路、短路、无法实现正常的SET/RESET操作、高低阻无法区分开等等，其原因也是多种多样：1 经过多次写擦循环之后，相变材料与电极材料之间的界面可能由于在机械应力、热应力等的作用下使相变材料熔化区的中心部分因受到上下层的挤压而发生流动，界面变得非常粗糙，从而导致界面处发生开路现象，造成器件单元的失效；2 由于不能保证每次操作后相变材料都变为完全的非晶态或晶态，多次写、擦循环之后，可逆相变区域不完全的非晶化或晶化将导致高低阻无法区别开，最终造成了器件的失效；3 熔化状态的相变材料流动性很大，原子的迁移率增加，可能会引起材料成分的偏析，进而引起材料结构的变化，最终导致材料的电阻、熔化温度、结晶温度和相变时间等参数的变化，使得器件单元在原来的操作条件下不能顺利实现相变区域的可逆相变而引起失效；4 器件单元电阻的分散性问题，由于器件单元之间由工艺的波动而引起的结构与尺寸等方面的差异，会造成不同存储单元的电阻不同，甚至有较大差异，如果电阻的分散性导致低阻态的高阻值发生交叉，将导致存储失效；5 存储单元之间的干扰问题，随着器件减小和存储密度增大，存储单元之间的距离就会变得越来越小，当一个存储单元中的相变材料处于熔化状态时，其热扩散使邻近的存储单元的结晶程度受影响，严重时会把原有的记录信息擦除掉，从而产生失效。因此，要从根本上解决存储单元的失效问题，必须深入研究相变材料的组分稳定性、存储单元中多层膜的应力问题与热力学问题、电极材料与相变材料之间的匹配问题以及二者之间界面的粗糙度问题等，总结出不同失效类型的机理，并提出相应的解决方案，解决这些问题，才能提高器件的稳定性。4、 PCRAM的芯片优化设计在解决了存储单元（1T1R, 1D1R）一致性与可靠性的前提下，读、写、擦驱动电路对其进行稳定、可靠的操作就成为PCRAM芯片设计的核心，根据存储单元测试结果，优化读、写、擦驱动电路，通过调整电流电压驱动模式及对写、擦结果监控，实现对存储单元稳定、快速的最优化操作；通过输出稳定的读激励及相关保护电路设计，实现对存储单元准确、快速及无破坏性读出；为实现商用芯片所必须具备的芯片级可靠与一致性，在存储芯片外围电路中应加入内建自优化电路，在芯片上电时，内建自优化电路将对存储单元的性能，在各种应用背景环境下进行检测与评估，根据评估结果自动对驱动电路等相关电路进行优化配置，以实现批量生产时芯片级一致性与高可靠性；通过在存储芯片外围电路中增加内建自测试电路，通电激活后可实现部分测试功能，降低外部测试复杂度，减少测试时间，从而达到降低测试成本的目的。（1） 驱动电路设计关键问题：相对于目前主流的Flash、DRAM等存储器来说，相变存储器的存储单元有着完全不同的存储机理，因此，对读、写、擦驱动电路的要求将完全不同。相变存储器存储单元状态通过电阻值来表达，存储介质处于多晶态时，其电阻值较低，而处于非晶态时，电阻值较高，二者阻值可相差12个数量级以上。作为可批量生产的商用存储芯片，必须具有高性能、高可靠性和长寿命，对驱动电路要求是：在各种应用环境下、在与其他器件集成构造应用系统的过程中，能实现存储单元在高阻状态和低阻状态间稳定转变，多次操作后，存储单元阻值稳定集中，不会随操作次数增加而出现阻值漂移、操作失败等问题；操作速度快，以保证高速稳定读写；操作电压电流低，以保证低功耗；操作对存储单元无破坏性风险，保护存储单元，以保证芯片长寿命。如何设计驱动电路，以满足以上要求将是本项目需要解决的关键问题。（2） 内建自优化设计关键问题：相变存储器作为一项新技术，存储机理须进一步清晰，纳米尺度存储单元的制备工艺还需解决许多关键问题，在商用化最初阶段，单片Wafer内存储单元的个体性能差异以及Wafer间的工艺偏差将不能忽略，而实商用芯片必须具备芯片级可靠性与一致性，因此在存储芯片外围电路中加入内建自优化电路，在芯片上电时，内建自优化电路将对存储单元的性能进行检测与评估，根据评估结果自动对驱动电路等相关电路进行优化配置，以实现批量生产时芯片级一致性与高可靠性。如何设计内建自优化电路，实现准确的存储单元性能评估，以及自优化算法将是本项目需要解决的关键问题。（3） 内建自测试设计的关键问题是：商用存储器芯片，从成本分析结果可知，测试成本已经超过硅片成本成为左右生产成本的重要因素，如何降低测试成本将成为降低批量生产成本、提升产品市场竞争力的重要手段。降低测试成本可通过内建自测试设计来实现：通过在存储芯片外围电路中增加测试电路，上电激活后可实现部分测试功能，降低外部测试复杂度，减少测试时间，从而达到降低测试成本的目的。因此，如何设计测试电路，在增加尽量少的硅片面积的代价下，实现尽可能多的测试功能，以降低芯片综合成本将是本项目需要解决的关键问题。5、 PCRAM的芯片测试方法优化在各种应用背景下的存储单元的存储参数的测试是针对材料、存储结构、电路设计的依据，改造单元测试平台，实现相变瞬态过程的监测，为存储芯片驱动电路的设计提供数据依据；依据测试结果，结合芯片设计内容，建立并不断完善PCRAM单元及存储芯片各级失效模型及BIN体系；在商用8英寸及12英寸测试机台上完成PCRAM存储芯片测试流程改造和优化，实现Wafer级高速、准确、无破坏性的测试；利用改造过的测试机台，完成Wafer级测试，根据各种应用背景，基于所建立的失效模型及BIN体系，对测试结果进行统计及分析，为材料筛选、存储单元制备工艺优化及存储芯片电路设计优化提供数据依据。6、 前沿探索研究3D（三维）PCRAM结构制造方法的验证与实现。高密度集成电路始终是集成电路发展的重要方向，3D结构因为能够成倍地增加电路的集成度，所以获得了全球各大公司的广泛关注。中科院上海微系统所结合本所优势和具有良好基础的圆晶键合技术，提出了采用键合方法制造3DPCRAM，该技术有望大幅提升公司未来产品的存储容量，获得相比于竞争对手更小的存储单元面积。在此前沿方向的探索过程中，需要通过各种创新手段和工艺优化解决硅材料与金属电极之间的键合问题，从而获得较少的界面缺陷、较低的接触电阻、较强的粘附力较好的成品率。该研究最初会在中科院上海微系统所的实验室开展，获得一定的技术参数后，将转移到中芯国际的生产线上开展进一步的研发工作，最终获得具有商业化价值的3DPCRAM结构的制造工艺。二、预期目标实现PCRAM商用化就是要制造出满足用户要求的批量产品，所以要从芯片本身的性能提升与具体应用中工艺集成所面临问题去研究，海量存储、低功耗与应用的高可靠性是PCRAM芯片研究的重点问题，规模制造技术是产业化的关键，以此确定本项目的总体目标。总体目标：本项目针对未来5-10年PCRAM商用化进程中要解决的海量存储、不同应用环境与系统集成所面临的材料纳米尺度可逆相变机理、存储单元热平衡下低功耗、存储过程中擦/写的有效操作等核心科学问题，发现新型相变材料体系、开展以存储数据保持力为核心的存储性能的优化研究，实现海量存储用新型相变材料的快速筛选；开展新型低功耗、高可靠存储单元的设计与批量制备技术研究，解决存储性能的可靠性与一致性问题，提高存储单元的读写速度、擦写次数和数据保持力；围绕45nm工艺PCRAM芯片产业化，开展以读、写、擦稳定驱动为核心的芯片设计与工艺集成的研究，实现与其CMOS工艺兼容及功能集成，系统地解决相关科学技术问题，获得一系列具有自主知识产权的核心技术，为实现高速、高密度、低功耗、长寿命的可靠PCRAM器件奠定基础。培养一批产、学、研高水平的科技人才；为我国非挥发半导体存储器产业的可持续发展提供强大技术与人才的支撑。五年预期目标：本项目五年的预期目标主要体现在解决PCRAM商用化批量产品关键基础科学问题，开发具有自主知识产权的核心技术。具体目标包括：1. 通过使用稳定的二元固相、电中性(符合化学计量比)、p轨道电离度、4) sp轨道的杂化程度这四个原则，快速设计出新型相变材料的相图和相图中性能最优良的组份，通过纳米组装与加工工艺实现对材料的存储性能、纳米尺寸效应、高密度串扰、数据保持力实验评估，提供5种以上材料进入工程化开发，在8-12英寸平台上，实现材料优良的膜厚均匀性与性能一致性，为芯片的研制奠定材料基础。2. 基于中芯国际45nm CMOS工艺，在与其兼容的12英寸PCRAM材料制备与加工平台上，开展海量PCRAM芯片所需关键纳米工艺（包括浸入式曝光、填充、刻蚀、抛光等工艺以及新型二极管的开发工艺）的开发，解决面临的关键科学技术问题，设计并制备出高性能存储单元，通过其失效分析，优化1R1D（一个可逆相变电阻和一个二极管）存储单元的集成工艺，实现成套的批量制备技术，获得具有我国自主知识产权的工艺。3. 解决相变材料与电极材料的纳米填充难题，完成8-12英寸圆片上存储单元阵列的研制，形成海量存储新材料工程化的验证平台，存储单元主要性能达到如下指标：相变区域尺寸为50-90nm，间距为150-200nm，操作电流小于0.8mA，操作时间小于100ns，疲劳次数大于107次，数据保持力优于GST材料，阵列成品率在90%以上。4. 针对存储芯片的不同应用和存储单元存在的问题，优化读、写、擦驱动电路，实现对存储单元稳定、快速的操作；在芯片外围加入自优化电路，对存储单元性能进行测试与评估，实现优化配置，满足芯片一致性与高可靠性的要求；在芯片外围加入自测试电路，通电后可实现部分预测试功能，减少测试时间，降低测试成本。完成PCRAM芯片设计：存储容量达1Gbit，其写、擦驱动电路最大可提供2mA电流及3V电压的输出；内部集成电荷泵满足读、写操作要求；可控时钟电路的写、擦脉冲宽度最低达到10ns；读出电压控制在100mV以内以保证无破坏的读出，读出速度不低于50ns，设计方案通过试验芯片的验证。5. 改造单元测试平台，实现相变瞬态过程监测，为芯片驱动电路的设计提供数据依据；测试结果与芯片设计结合，建立PCRAM存储单元及芯片失效模型；完成8-12英寸商用PCRAM存储芯片测试系统的建立、相应测试流程的制定与优化，实现高速、准确与无破坏性的测试；基于所建立的失效模型，对测试结果进行统计及分析，为芯片设计与工艺优化提供数据依据。6. 在新一代纳米非挥发半导体存储技术过程中获得创新的研究成果，拥有一批具有自主知识产权的发明专利和核心技术，为5-10年后我国微纳电子产业提供发展平台和技术基础，发表50篇以上的论文，申请和授权80项以上的发明专利。7. 培养和建立一支100人左右的具有国际水平的纳电子材料与器件的科研队伍。三、研究方案本项目以解决纳米非挥发PCRAM芯片产业化过程中，批量化的与材料、器件结构、集成工艺与测试相关的关键基础科学问题和拥有若干具有自主知识产权的核心技术为目标，围绕我国非挥发独立式与嵌入式半导体存储技术发展的重大需求，从产品的定位与具体的应用出发，重点从新材料体系、纳米尺寸效应机制研究、大规模制造技术所带来的科学问题、高密度大容量PCRAM芯片所需的设计与测试技术。在PCRAM芯片产业化开发的牵引下，将新材料体系、规模制造技术、设计技术、测试技术及理论模拟等方面研究工作有机结合，实现材料、结构、设计的创新，为PCRAM芯片的批量制备技术提供科学依据与解决方案。从技术途径上，将以国家863计划项目“纳电子器件C-RAM关键技术研究”、“纳米C-RAM集成器件关键技术研究”和“C-RAM芯片关键技术研究”的研究成果为基础，重点开展新材料筛选方法、规模制造技术涉及的科学问题及新设计与测试方法等方面的工作，注重把握国际上该领域的重大科技发展动向，特别是抓住硅IC特征尺寸已进入纳米尺度这一重要发展阶段，处理好总体技术路线可行性和创新性的关系，力求在新材料、海量存储PCRAM芯片设计方法与测试方法、大规模制造关键技术等方面探索出新的解决方案。在项目具体实施过程中我们将强调材料创新、工艺创新、设计创新和针对应用的系统集成创新等，主要的创新点或特色包括以下几个方面：(1) 新材料研究方面：主要创新点是创立了新的筛选材料的理论体系，可实现快速、高效的新材料体系筛选及组分优化。通过使用稳定的二元固相、电中性(符合化学计量比)、p轨道电离度、4) sp轨道的杂化程度这四个原则，快速设计出新型相变材料的相图，相图中最为可能的性能优良组份通过纳米组装与加工工艺实现对材料的存储性能、纳米尺寸效应、高密度串扰的实验验证，进一步研究8-12英寸材料的制备工艺，实现膜厚的均匀性与性能的一致性，为存储阵列的制备奠定基础。(2) 高密度PCRAM单元之间的串扰问题方面：PCRAM相对于Flash存储器的最大优势就是器件单元尺寸等比例缩小的能力，通过纳米组装与加工工艺实现对材料的存储性能、纳米尺寸效应、高密度串扰的实验验证，进一步研究8、12英寸材料的制备工艺，为高密度存储阵列的制备奠定基础。对PCRAM技术而言，相邻单元之间操作时的热串扰对器件的影响是一个比较关注的问题。当不断降低器件尺寸的时候，在高密度器件中，单元之间的尺寸通常只有光刻特征尺寸量级。此时，对器件单元施加较高的电流脉冲的时候，相邻单元将可能达到晶化温度点，如此将使得存储于其中的信息丧失殆尽。因此，深入研究高密度器件单元之间的串扰问题对于实现大容量存储至关重要，同时筛选合适的绝热材料，以获得高密度下器件单元的最佳存储性能。(3) 大规模制造技术涉及的科学问题方面：首次系统开展PCRAM产业化规模制造技术所涉及的纳米加工工艺关键科学问题探讨，基于中芯国际45nm技术工艺和新搭建的与其相兼容的12英寸PCRAM材料制备与单项工艺开发的平台，开展高密度、大容量PCRAM芯片所需关键纳米工艺（包括浸入式曝光、填充、刻蚀、抛光等工艺以及新型二极管的开发工艺）的开发及所涉及科学问题的探讨，优化纳米1R1D（一个可逆相变电阻和一个二极管）存储单元的集成工艺及其失效机制分析。具体将围绕相变材料的物理及电学特性，设计相应的器件结构和工艺流程，排除与现有工艺在材料、工艺集成、器件性能和可靠性等方面的非兼容性，获得具有我国自主知识产权的工艺。(4) 芯片设计优化方面。开展高密度大容量PCRAM芯片设计技术开发，根据单元测试结果，优化读写擦驱动电路，通过调整电流电压驱动模式及对写、擦结果监控，实现对存储单元稳定、快速的最优化操作；通过输出稳定的读激励及相关保护电路设计，实现对存储单元准确、快速及无破坏性读出；为实现商用芯片所必须具备的芯片级可靠与一致性，在存储芯片外围电路中应加入内建自优化电路，在芯片上电时，内建自优化电路将对存储单元的性能进行检测与评估，根据评估结果自动对驱动电路等相关电路进行优化配置，以实现批量生产时芯片级一致性与高可靠性；通过在存储芯片外围电路中增加内建自测试电路，上电激活后可实现部分测试功能，降低外部测试复杂度，减少测试时间，从而达到降低测试成本的目的。(5) 芯片测试方面：改造单元测试平台，实现相变瞬态过程的监测，为存储芯片驱动电路的设计提供数据依据；依据测试结果，结合芯片设计内容，建立并不断完善PCRAM单元及存储芯片各级失效模型及BIN体系；在商用8英寸及12英寸测试机台上完成PCRAM存储芯片测试流程改造和优化，实现Wafer级高速、准确、无破坏性的测试；利用改造过的测试机台，完成Wafer级测试，基于所建立的失效模型及BIN体系，对测试结果进行统计及分析，为单元制备工艺优化及存储芯片电路设计优化提供数据依据。主要技术方案：1) 规模制造技术方面：具有技术与市场竞争力的PCRAM产品必须采用12英寸的65nm以下技术开发，因此为了下一步PCRAM的大规模生产，本项目将提前部署相关技术的开发工作，主要围绕12英寸工艺平台各单项工艺的优化。前道CMOS工艺将采用中芯国际标准45nm工艺线，侧重于1D的工艺开发，后道1R的制造将通过新建的12英寸PCRAM专用平台完成：PVD设备用于相变材料和上电极材料的制备；刻蚀/CMP设备用于开展相变材料的纳米刻蚀与抛光工艺研究；ALD用于开展纳米操作电极的填充工艺研究；清洗设备主要用于清洗技术开发。这其中包含的关键技术可能有：二极管的制备技术探索；更小纳米尺寸电极的制备；更小纳米尺寸图形的相变材料填充技术；相变材料的抛光工艺；抛光后的清洗技术；单项工艺的集成技术；1D1R器件单元的电学参数测试；器件单元的失效分析。上述关键技术的研发及突破，将为PCRAM芯片大规模生产提供基础技术支持。具体技术方案如图2所示。图2 基于12英寸工艺PCRAM芯片规模制造技术研究方案2) 芯片设计方面：读、写、擦驱动电路是PCRAM芯片中与存储单元最为接近的电路，其主要功能是根据存储器所接收的读写操作指令，产生相应的读、写、擦操作脉冲，从而实现指定存储单元的状态读取或状态改变，读写擦驱动电路的设计是否能够满足存储单元的要求直接影响到存储芯片的性能与可靠性。读、写、擦操作的关键要素是：脉冲形式（恒流恒压等），脉冲幅值（电流值及电压值）、脉冲宽度、脉冲沿宽度等。围绕这些要素，以实现规模化生产为目的，读、写、擦驱动电路的研究与验证将从如下几个方向上进行：(1) 高精度脉宽控制，引入锁相环电路，根据多种定时需求产生多级时钟。从目前的测试情况来看，读写擦的脉冲激励需求均不相同，因此，驱动电路应该能够实现多种脉宽控制输出。为保证对不同脉宽的精确控制，同时为实现SRAM级别的高速读写，脉冲宽度控制电路需要基于数百兆频率的时钟工作。然而，由于高速信号的传输对线路及IO端口提出了过高的要求，难以直接通过外部IO引脚输入需要的高频时钟信号，而是通过锁相环电路，利用其锁相及倍频功能，将外部输入的低频稳定时钟信号转变为我们需要的高速时钟信号，满足纳秒级高精度脉宽控制的需求。(2) 恒流与恒压两种不同操作模式的验证及结合应用。恒流与恒压脉冲对存储单元的作用效果是不相同的，从目前国际上PCRAM存储芯片的开发情况可以了解到，两种脉冲形式都曾被用到存储器芯片中。由于SET和RESET两种操作在物理上是两种相反的过程，同样的脉冲形式是否能够同时满足SET/RESET两种操作的要求以及什么样的脉冲形式组合能够达到最好的操作效果仍需要研究，因此，设计中同时引入恒流及恒压源用于产生读、写、擦脉冲，并提供不同的组合应用方式，为探索适用于规模化生产的存储器驱动设计提供研究手段。(3) 实现可灵活调整的精确电流源。为保证芯片中所有存储单元操作特性的一致性，要求操作每个存储单元时，驱动电路产生完全相同的激励，因此，不同位线的驱动电路需要从同一个基准电流源通过镜像电路产生。为了提高输入电流与输出电流之间的匹配精度，目前常见的电路采用电阻作匹配元件以提高电流之间的匹配性能，镜像电路的匹配精度依赖于匹配电阻的匹配精度，但实现高精度的电阻匹配是非常困难的。针对这一问题，已经申请了多项专利，例如通过引入运放实现镜像管高精度匹配等。(4) 引入电荷泵电路，实现可灵活调整的精确电压源。在工艺小于0.18um的集成电路产品中大部分使用的电源是1.8V，而PCRAM为了使相变材料变化则需要3.3V以上的电压。所以需要升压电路，把电源电压升到3V以上。目前升压电路有两种，一种是电感开关式DC/DC，需要外置电感，而且EMC/EMI难以解决；另一种是电荷泵式的DC/DC，这种DC/DC适合对EMC/EMI要求较高的场合。与Flash中所用的电荷泵不同，PCRAM芯片要求电荷泵可实现升压和降压两种功能，以满足不同的内部电压需求。(5) 灵敏放大器是读出电路中重要的电路模块，为保证在读出时不影响单元的状态，读出激励将比写擦激励小得多；同时，根据目前的存储单元测试结果，尽管高低阻有1-2个数量级的差距，但高低阻阻值各自的分布范围也已达1个数量级；此外，为保证高速读出，灵敏放大电路必须实现纳秒级的读出相应速度。在这种情况下，PCRAM存储芯片灵敏放大器的设计将围绕以上需求完成。(6) 驱动电路所产生的读写擦激励的一致性可以通过以上多种手段来保证，但存储单元在初期因工艺不稳定等因素导致本征操作特性仍有一定的分散性，因此，仍然会影响到存储器所有存储单元的操作一致性。内建自优化及内建自修复等电路的实现将在一定程度上改善这一问题。从存储器发展的经验看，一款优秀的存储器产品，必定是经过修复与优化的产品。四、年度计划年度研究内容预期目标第一年 项目总体方案设计与规划，包括项目实施路线设计、重点单项工艺开发技术方案规划、主要节点目标设置、人员分配方案制定、所需实验条件落实、经费分配大致情况等的总体安排。 可实现高密度存储的PCRAM存储单元结构设计与优化。 文献调研，靶材与衬底材料定购，单项工艺开发所需版图设计、绘制、加工合同签署、版图加工。 常规相变材料Ge2Sb2Te5（GST）以及自主开发的Si2Sb2Te5（SST）相图绘制及其组分偏差对结构与结晶性能的影响研究。 Sb基二元相变材料以及Sb基伪二元相变材料的设计与相变性能研究，包括薄膜组分优化、结构表征、电学性能研究。 研究相变材料的第一性原理计算模型建立及优化。 单项纳米加工工艺的初步研究，包括纳米曝光、填充、刻蚀和抛光工艺优化，重点研究包含特征尺寸为孔径7090nm范围，间距150200nm的12英寸相变材料的纳米填充、抛光、刻蚀工艺。 驱动二极管的结构设计、关键单项工艺开发、集成工艺初步探索。 基于45nm的芯片设计数据库的学习与熟悉。 基于12英寸整片测试的测试系统调研及测试方法设计。 形成可实施的总体项目具体计划和单项工艺开发研究具体执行方案，作为项目实施的指导大纲，并把各研究任务分配到人，形成可具体实施的实验方案。 设计出12种高密度PCRAM存储单元结构。 完成包含孔径为7090nm范围，间距为150200nm，可用于12英寸PCRAM存储单元1R研制的版图加工制备。 完成常规相变材料GST以及自主开发的SST材料相图绘制及其组分偏差对结构与结晶性能的影响评估工作。 研制出24种Sb基二元以及Sb基伪二元新型相变材料。 初步建立可针对相变材料进行第一性原理计算的模型。 初步完成相变材料的纳米曝光、填充、刻蚀和抛光工艺优化，建立较完善的纳米加工工艺手册，制备出包含相变材料特征尺寸为孔径7090nm范围，间距150200nm的12英寸样品，用于下一步的1R集成工艺开发。 完成基于45nm、12英寸的驱动二极管结构设计，开发出其关键单项工艺。 提出基于12英寸整片测试的测试系统的整体方案。 发表论文10篇，申请或授权专利16项。第二年 深入研究相变材料的第一性原理计算模型建立及优化，研究材料特性、体系变化和电学参数变化对建模的影响。并利用建立的模型模拟常规相变材料以及新型相变材料的结构、能带、结晶状况等信息。 系统深入研究纳米曝光、填充、刻蚀和抛光工艺，研究不同工艺之间的集成问题，重点研究包括包含特征尺寸为孔径7090nm范围，间距150200nm的12英寸相变材料的纳米填充、抛光、刻蚀工艺及其相互集成，研究存储单元1R的制备工艺。 相变材料纳米刻蚀与抛光工艺涉及的机理研究。 利用开发的1R制备工艺，研究新相变材料的存储性能，主要包括单元的IV特性、SET/RESET操作特征、疲劳特性、数据保持力等，通过大量数据统计与整理分析，评估新相变材料的实用价值。 驱动二极管的结构设计优化、关键单项工艺开发进一步开发、集成工艺系统研究、二极管性能测试。 基于45nm工艺的芯片设计研究，存储阵列的划分优化、电路仿真、版图设计；研究外围电路实现方式及流片验证，重点研究芯片驱动电路设计与优化、内建自优化电路设计等。 基于12英寸整片测试的测试系统改造，测试流程改造和优化。 撰写中期评估报告。 完成相变材料的第一性原理计算模型建立，并成功用于相变材料的理论模拟。 完成基于45nm、12英寸的纳米曝光、填充、刻蚀和抛光工艺的优化及集成，建立系统、完善的纳米加工工艺手册。 在大量研究刻蚀与抛光条件对图形质量影响的基础上，初步总结出相变材料的纳米刻蚀与抛光工艺涉及的机理问题。 在12英寸样品上制备出存储单元1R阵列，存储单元主要性能达到如下指标：相变区域尺寸为70-90nm，间距为150-200nm，操作电流小于1.0mA，操作时间小于100ns，疲劳次数大于107次，阵列成品率在80%以上。 提供系统评估新型相变材料综合性能的技术指标测试报告，其数据保持力在同等条件下优于GST材料。 完成基于45nm、12英寸的驱动二极管制备的基本工艺开发，制备出具备完整功能的二极管，其特征尺寸小于100nm，驱动电流大于1mA。 完成芯片驱动电路设计与优化、内建自优化电路设计等工作。 初步建立基于12英寸整片的存储单元和芯片的擦写与疲劳特性测试系统，实现相变瞬态过程监测。 完成中期评估报告。 发表论文10篇，申请或授权专利18项。第三年 包含特征尺寸为孔径5070nm范围，间距100150nm的单项工艺开发所需版图设计、绘制、加工合同签署、版图加工。 研制的新型相变材料相图绘制及其组分偏差对结构与结晶性能的影响研究；利用已建立的相变材料第一性原理计算模型模拟组分偏差对新型相变材料的结构、能带、结晶状况等信息。 包含更小尺寸图形样品的单项纳米加工工艺的研究，包括纳米曝光、填充、刻蚀和抛光工艺优化，重点研究包含特征尺寸为孔径5070nm范围，间距100150nm的12英寸相变材料的纳米填充、抛光、刻蚀工艺。 相变材料纳米刻蚀与抛光工艺涉及的机理研究。 驱动二极管的集成工艺进一步优化。 为了降低测试成本，研究内建自测试设计的方案及其优化、电路仿真、版图设计；开展大容量芯片设计工作，整理出外围电路实现方式，特别是芯片驱动电路设计可能面临的难点问题，提出解决方案，并通过流片验证其可行性。 利用已建立的12英寸整片测试的测试系统，对特征尺寸为7090nm器件单元的1R存储性能与电学性能进行系统测试，并通过实际使用情况对测试系统进行功能优化与设计改进，提升整体功能。 高密度PCRAM单元之间的串扰问题初步探索。 完成包含孔径为5070nm范围，间距为100150nm，可用于12英寸PCRAM存储单元1R研制的版图加工制备。 完成新型相变材料相图绘制及其组分偏差对结构与结晶性能的影响评估工作。 初步完成相变材料的纳米曝光、填充、刻蚀和抛光工艺优化，建立较完善的纳米加工工艺手册，制备出包含相变材料特征尺寸为孔径5070nm范围，间距100150nm的12英寸样品，用于下一步的1R集成工艺开发。 在大量研究刻蚀与抛光条件对图形质量影响的基础上，进一步总结出相变材料的纳米刻蚀与抛光工艺涉及的机理问题。 在对二极管进行大量测试与性能分析的基础上，最终完成其工艺开发，制备出具备完整功能的二极管，其特征尺寸小于90nm，驱动电流大于1mA。 完成芯片内