集成电路系统设计实验报告.doc

实 验 报 告姓名 # 学号 # 专业 # 班级 # 一、 设计/实验项目名称： 集成电路系统EDA软件使用简介 基本内容描述：了解门电路元件库，了解逻辑电路的仿真，了解原理图文件的综合和下载。输入端为：A、B、C ; 输出端为：O0、O1、O2、O3、O4、O5、O6、O7。二、 电路设计及原理了解元件设计图如图1所示。图1. 了解元件电路设计图了解元件电路通过添加与门和非门，实现了ABC的各种情况输出，结果由O0O7输出端输出。 三、 设计电路仿真与分析了解元件电路仿真图如图2所示，由仿真可得出ABC的所有可能输出结果。图2. 了解元件电路仿真图四、 实验结论 由仿真实验可知： 设计电路正确，实现了ABC的所有组合输出。实 验 报 告姓名 # 学号 # 专业 # 班级 #一、 设计/实验项目名称： 多选一选择器电路的设计 基本内容描述：完成2选1多路选择器mux21a的设计及仿真，其中a、s、b为输入端，y为输出端；完成4选1多路选择器mux41a的设计及仿真，其中A0、A1、O0、O1、O2、O3为输入端，Y为输出端。二、 电路设计及原理2选1多路选择器mux21a的设计电路图如图2.1所示。4选1多路选择器mux41a的设计电路如图2.2所示。图2.1 2选1多路选择器mux21a设计电路图图2.2 4选1多路选择器mux41a设计电路图2选1多路选择器mux21a中，s为地址码输入端，决定输出端y输出a或b的输入信号。同样的，4选1多路选择器mux41a中，A0、A1为地址码输入端，决定输出端Y输出输入端A0A1中的其中一个信号。三、 设计电路仿真与分析2选1选择器mux21a的功能仿真图如图2.3所示，该电路通过地址选择输入端s选择输出端y输出的是输入端a或b的输入信号。图2.3 2选1多路选择器mux21a的仿真图4选1选择器mux41a的功能仿真图如图2.4所示，该电路通过选择输入端A0与A1选择输出端Y输出的是输入端A0A7中的哪一个输入信号。图2.4 4选1多路选择器mux41a的仿真图四、 实验结论 由仿真实验可知：（1）2选1多路选择器mux21a与4选1多路选择器mux41a的电路设计正确，实现了数据选择器的功能，数据选择器通过地址码选择输出的信号。（2）在本实验中2选1多路选择器mux21a通过地址码输入端s控制输出，4选1多路选择器则通过地址码输入端A0、A1控制输出。实 验 报 告姓名 # 学号 # 专业 # 班级 #五、 设计/实验项目名称： 一位全加器电路的设计 基本内容描述：完成双2选1多路选择器的设计及仿真，完成一位半加器的设计及仿真，利用已经设计好的半加器完成一位全加器的设计及仿真和一位全减器的设计及仿真。六、 电路设计及原理（1）双2选1多路选择器双2选1多路选择器的基本单元（mux21a）设计原理图如图3.1所示，双2选1多路选择器以图3.1设计电路生成的设计图如图3.2所示。图3.1 基本单元（mux21a）设计原理图基本单元二选一多路选择器mux21a可通过地址码输入端s控制输出端y的输出,当s为高电平时输出输入端b接收的信号，当s为低电平时输出输入端a接收的信号。图3.2 双2选1多路选择器的设计电路双2选择器以二选一多路选择器为基本单元设计而成，通过地址码输入端s0与s1控制输出端outy的输出。当s1s0=00时，输出输入端a1的输入信号；当s1s0=01时输出输入端a2的输入信号；当s1s0=10时输出输入端a3的输入信号。（2）一位全加器的设计一位半加器h_adder的设计电路图如图3.3所示，以一位半加器h_adder为基本单元设计的一位全加器f_adder设计图如图3.4所示。图3.3 一位半加器h_adder的设计电路图一位半加器h_adder电路可实现如表一所示的逻辑功能。表一图3.4 一位全加器f_adder的设计电路一位全加器f_adder的加数输入输入端为ain和bin，前一位进位端为cin,均为输入端；输出端有cout和sun，cout为进位端，sum为输出端。要相加的数在输入端ain与bin输入，在输出端sum就课得出本位的相加结果，输出端可得出是否有进位。（3）一位全减器的设计一位全减器f_subber以一位半加器a_dder为基本元件设计而成，其设计原理图如图3.5所示。该一位全减器可以实现输入端x与y的想减，输出端differ可输出相减数本位的计算结果，输出端sub_out显示向高位的借位，输入端sub_in显示向低位的借位。图3.5 一位全减器f_subber的设计电路七、 设计电路仿真与分析（1）双2选1多路选择器的设计双2选1的多路选择器的功能仿真图如图3.6所示。由仿真图可以看出该双2选1多路选择器的设计通过地址输入码s0与s1控制输出端的输出信号。图3.6 双2选1多路选择器仿真图（2）一位全加器的设计一位半加器h_adder的功能仿真图如图3.7所示，该设计的一位半加器能实现表一的逻辑功能。图3.7 一位半加器h_adder的仿真图一位全加器f_adder的仿真图如图3.8所示。该设计的一位全加器可以实现两个一位二进制数的相加，课在输出端sum输出从输入端ain和bin输入的相加数的本位相加结果，输出端cout输出相加的进位结果，实现两个一位二进制数的相加功能。图3.8 一位全加器f_adder的仿真图（3）一位全减器的设计一位全减器f_suber的仿真图如图3.9所示。该设计的一位全减器可以实现两个一位二进制数的相减，本位相减结果由输出端differ输出，输出端sub_out表示是否向高位借数。图3.9 一位全减器f_suber的仿真图八、 实验结论 由仿真实验可知：（1） 双2选1选择器、一位全加器、一位全减器电路均设计成功，功能均正确。（2） 双2选1选择器通过地址输入码选择输出信号；一位全加器能实现可实现两位一位二进制数的加法，得出本位的数和对高位的进位；一位全减器可实现两位一位二进制数的减法，得出本位的数和向高位的借位。实 验 报 告姓名 学号 专业 班级 九、 设计/实验项目名称： 含时钟使能的十进制计数器的设计 基本内容描述：完成基于74390的十进制计数器电路设计及仿真，完成含时钟使能的2位十进制计数器的电路的设计及仿真，完成含时钟使能的30进制计数器的设计及仿真。十、 电路设计及原理（1） 基于74390的十进制计数器的设计十进制计数器的基本单元74390设计原理图如图4.1所示，十进制技术器的设计原理图如图4.2所示。图4.1 基本元件74390设计原理图基本元件74390有两组输入端：1CLR、1CLKA、1CLKB为一组，2CLR、2CLKA、2CLKB为另外一组；两组输出端：1QA、1QB、1QC、1QD为一组，2QA、2QB、2QC、2QD又为另外一组。其中开头为1的为一组，开头为2的又一组，CLR端为清零端，高电平清零，CLK为输入脉冲端，上升沿使芯片计数，且芯片74390有过9（即输出超过1001）自动清零功能。图4.2十进制计数器电路设计图十进制计数器输入端为1CLK，输出端为q3.0，清零端1CLR姐弟，芯片随输入端信号的上升沿计数，且过9自动清理。（2） 含时钟使能的2位十进制计数器的设计含时钟使能的2位十进制计数器的设计原理图如图4.3所示。输入端enb为使能端，接高电平计数有效，低电平无效；输入端CLK为时钟输入端，上升沿计数；输入端CLR为清零端，高电平有效。输出端为q3.0与q7.4，输出已经记到的数；进位端count显示是否有进位，高电平表示有进位，低电平表示无进位。该2位十进制计数器可以实现0099的计数。图4.3 含时钟使能的2位十进制计数器的设计电路（3） 含时钟使能的30进制计数器的设计含时钟使能的30进制计数器的设计原理图如图4.4所示。该电路在含时钟使能的2位十进制计数器基础上加上了一个反馈电路，使计数器输出超过29时（即超过0010 1001）自动清零，实现30进制计数。图4.4 含时钟使能的30进制数的电路设计十一、 设计电路仿真与分析（1） 基于74390的十进制计数器的设计基于74390的十进制计数器设计电路的功能仿真图如图4.5所示，输入端接时序脉冲，输出端实现了09（即00001001）的计数，且过9后(即过1001后)自动清零，重新计数，清零端CLR接地为低电平，不清零。图4.5 十进制计数器电路的仿真图（2） 含时钟使能的2位十进制计数器的设计含时钟使能的2位十进制计数器设计电路的功能仿真图如图4.6所示。使能端enb接高电平使计数器可以计数，输入端CLK接时钟脉冲，上升沿计数，清零端CLR接低电平，不清零。该电路可以实现0099（即0000 0000 1001 1001）的计数。图4.6 含时钟使能的2位十进制计数器电路的仿真图（3） 含时钟使能的30进制计数器的设计含时钟使能的30进制计数器的设计电路的时序仿真图如图4.7所示。使能端始终接高电平，使芯片计数，输入端CLK接时钟脉冲，上升沿计数，当计数超过29（即超过0010 1001）时，有反馈电路使清零端CLR输入高电平，芯片清零，重新计数，实现30进制计数。图4.7 含时钟使能的30进制计数器设计电路的仿真图十二、 实验结论 由仿真实验可知：（1）基于74390的十进制计数器、含时钟使能的2位十进制计数器、含时钟使能的30进制计数器的电路设计均成功，逻辑功能均正确。（2）使能输入端enb时钟接高电平，高电平有效；清零输入端clr始终接低电平，低电平无效。利用反馈电路能实现利用M进制的计数器实现N进制计数器的功能（N001-011-111-101-100-000)规律工作的六进制同步计数器。二十六、 电路设计及原理基本元件D触发器的设计电路如图8.1所示，按循环码(000-001-011-111-101-100-000)规律工作的六进制同步计数器的设计电路如图8.2所示。图8.1 D触发器的设计电路图D触发器中，当CP=0时，与非门G3和G4封锁，其输出为1，触发器的状态不变，同时可接收输入信号D；当CP由0变1时，Q=D；触发器翻转后，在CP=1时输入信号被封锁。图8.2 六进制循环计数器的设计电路图六进制循环计数器中D触发器输入端的值满足如表一所示的逻辑关系，通过基本元件D触发器和外部逻辑电路是形成了按规律工作的六进制循环码（000-001-011-111-101-100-000）。表一Q2Q1Q0000001011111101100D2001110D1011000D0111100二十七、 设计电路仿真与分析D触发器构成的循环码计数器设计电路的功能仿真图如图8.3所示。该设计电路实现了000-001-011-111-101-100-000的循环计数。图8.3 D触发器构成的循环码计数器设计电路的功能仿真图二十八、 实验结论 由仿真实验可知：a) 设计D触发器构成的循环码计数器电路成功，功能设计正确。b) 用时钟脉冲实现计数，且设计电路可以自动复位，即实现000-001-011-111-101-100-000的循环。实 验 报 告姓名 # 学号 # 专业 # 班级 #二十九、 设计/实验项目名称： 分频电路的设计 基本内容描述：利用74161实现2分频、4分频、8分频和16分频，分别完成2分频、4分频、8分频和16分频电路方案的设计。了解偶数分频的原理，利用74161实现36分频电路的设计。三十、 电路设计及原理分频电路的基本元件74161加法器设计原理图如图9.1所示，该芯片工作时序波形如图9.2所示。图9.1 基本元件74161加法器设计电路图9.2 74161加法器的时序波形图2分频、4分频、8分频和16分频电路的设计图如图9.3所示，输入使能端enb开始时给个负脉冲，之后一直保持高电平；输入端clk输入时钟脉冲信号，上升沿使74161计数；输出端div2为而2分频输出端，输出端div4为4分频输出端，输出端div8为8分频输出端，输出端div16为16分频输出端，分别输出2分频、4分频、8分频和16分频信号图9.3 2分频、4分频、8分频和16分频电路的设计图36分频的设计电路图如图9.4所示，通过两个74161及器外部逻辑电路实现了36分频功能，第一个74161芯片实现了9分频，9分频信号输入第二个74161芯片从而实现了36分频功能。图9.4 36分频的设计电路图三十一、 设计电路仿真与分析2分频、4分频、8分频和16分频电路的功能仿真图如图9.5所示。通过基本元件和外部逻辑电路完成了2分频、4分频、8分频和16分频的功能。图9.5 2分频