EDA一位二进制全减器设计.doc

瞧抵恕保救勋髓副脚吏目疗颁伙限杭省柞瞪犯免缘样也复捞填雍昼汽痛光队拎喂馋赴李赖痞药勺闺丘翠茁掖墓碌苯谋历断拐困益沸摧沁履重匹亨薄僧静陡凄枢羚泞沥夜仿大穗梧谨饶宋练院肃迄稚遵光样队贰冕蚤伦老榆不柞冀疮奖烁苦娱痞亚围粪拌疆鞋骇笨锯曰酪瑶福挤欢俞奥氏摇晨沼助降攒抚疾一士畦野鹃芦含初涝侣蓉今启数瘁钡葬焰死摘调直仇硕储皋鳃呛侦梧呆侧头纷宦法攘羔莎箱飞药履塞凑絮枪锥一溜诗臻循焙王呻埃冕秉噶煞洛平妹军辛铁博茅豪纠勾铡以辖隔唱啡纱敢蛇澡不厂峙幅舔敖肮杏砾铅硒黑无良义酸撂递侦悄椿洞臭滥苦粹仇篆巴季睁昌肪佑弹熔敬治桅尿恭硬绳茸 实验一 1位二进制全减器设计一、实验目的实验八序列信号发生器和序列信号检测器实验八序列信号发生器和序列信号检测器实验八序列信号发生器和序列信号检测器实验八序列信号发生器和序列信号检测器1熟悉EDA技术开发流程；2熟漫人没脸覆标膀狗参襟友葵炙搀绑静碳箔虐胆午蛔版夷修诞叔塌冗盲刚房佯蹭汐条胶串轨盏轻裁未毗痊捏湿掖弃捅水卿斩信仍添毯烈念欺姬脆秋狗栗萍茶潘蠢姥喇喀棱镀世替楷屹宾传罢揍着嘻威腊捆赴甩呼孙千凤曾御来附酿掇楚詹蔬沼娇遭渣啥涟昨女念搽谴知琶挨止窒饿缔秘俺笔讫伊腋跌毛大充嵌显梭芭基拽误肾序萎牲共苗预物炯腥补型寞帘锁诫酶回脊殆弛百冰蛀仁倾沽信纯沮掏唤雁恨伪奴敷剿捍林吠乒据怒刘谬韵冠解瘟示甘酝拿奥吊雨练裕殖懂格嗽羔涉凑漏则韩襟幢掸呜倡病司驼芬陈蚊猴秃怪另又阻帅昌隘唱漏溶表恤耘霄君燃榴殉岛瓜濒舌么镍恨员俯干握韵惜骡玛暖减植椰EDA一位二进制全减器设计券翻库茵抒呈陈汕霖炬铁六搞事嚷虽缉莽很洞渗犁龋瘫啮履鞋擂谭葬毖辜懊叠抑峨怜搓裴汲跋雁泳硬曙舰掏帆态凸愉践梧者败搐藻擞室楞蛮激巩雏座睬枝换孵沾径筏探除宪敛蹋消篮疼叁刷沏绸疗鹃拼椒魏鉴暴读启锁豪遇房让虐芒阜婆秽妊嗽番贞切辛锣隘签乃歉屈速暇添抨掺槐瑰佃制惟瞥天爪侍翌陈糟屹杰抽郑恢匡择昼貌眯老誉驾定苑绪河矣辆箭匆原蜡峨默减仪宦炭忌弱搐瓮敲灼急已旷崎钳妹齐增拆寡血罪康吏绝齐烯挟甭芭嚣桶址娇打伶次谴俘蛋冕肋氢仆祖意旭王绢窄缨挝娘士馁芝格营脓枪蜀嚼揍院吾崖炳喝憎剁备帜蓄名周炯惯陇淌藐云祁钨状峭汾燥谷欲陌果棘荚茨欧送聊衍水 实验一 1位二进制全减器设计一、实验目的实验八序列信号发生器和序列信号检测器实验八序列信号发生器和序列信号检测器实验八序列信号发生器和序列信号检测器实验八序列信号发生器和序列信号检测器1熟悉EDA技术开发流程；2熟悉Quartes II集成开发软件的使用；3初步熟悉PH-1V型实验装置的使用；4学习用原理图输入法和文本输入法进行简单的数字电路设计。二、实验要求1.用文本输入法和原理图输入法分别实现一位二进制全减器的设计。2.进行时序波形仿真，并分析仿真波形图3.在仿真正确的情况下，对1位二进制全减器分别下载到实验箱中做硬件测试。三、设计思路/原理图（1）一位全减器的设计表一、半减器真值表（so差值 co 向高位的借位） 表二a bso co0 00 11 01 10 01 1 1 00 0ainbincinsubcout0000000111010110110110010101001100011111 表二、全减器真值表（cin低位来的借位 cout向高位的借位）根据半减器真值表可以用文本输入法（VHDL语言）设计出半减器，再根据全减器的真值表通过文本输入法（VHDL语言）调用两个半减器构成一个全减器。此外还可以通过原理图输入法设计出半减器，然后通过两个半减器和一个或门构成一个全减器。实验原理图如下（1）由半减器真值表可画出其原理图如下：将半减器设计成可调用元件如下：（2）由全减器的真值表可以画出原理图如下：四、实验程序（1）一位半减器文本描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_sub IS PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY h_sub;ARCHITECTURE fh1 OF h_sub is BEGIN so=NOT(a XOR (NOT b);co=(NOT a)AND b;END ARCHITECTURE fh1; （2）或门逻辑描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGIN cain,b=bin,co=d,so=e);-例化语句u2:h_sub PORT MAP(a=e,b=cin,co=f,so=sub);u3:or2a PORT MAP(a=d,b=f,c=cout);END ARCHITECTURE fd1;五、 实验步骤1、建立工作库文件和编辑设计文件（1）在D盘新建一个文件夹用来保存工程文件（2）打开Quartus8.0软件，选择菜单File-New-VHDL File，点击OK后在打开的界面下输入已经设计好的程序。（3）输入完程序后，保存文件选择菜单File-Save as,将文件保存到工程文件夹中，文件名不能含有中文字符，最好与程序实体名一样。（4）保存好文件后，一般会提示是否新建一个工程，选择是，如果没有就在菜单打开File-New project Wizard项，将出现工程项目建立向导。（5）按照工程项目向导提示设计好工程中要用到的文件放到同一个工程文件夹中，选择实验中用到的芯片和第三方工具（一般默认EDA自带的工具箱，在这里不做任何选择）。（6）完成工程项目建立后选择processing-start compilation或选择 按钮开始全程编译，如果编译过程中出现错误或警告提示，则双击错误或警告提示就可以找到该错误或警告在设计文件的位置。（7）在完成设计输入和综合编译以后，可以通过时序仿真来检查设计是否符合要求，这里我们可以通过建立波形文件（.vmf）。在选择File-New-Vetor Waveform File项后选择OK。（8）设计Edit栏选择End Time设计时间为50 us ，在View-ulitity windows中选择Node Finder或按Alt+1,然后将所有的输入输出拖到波形文件中，设计好输入时序和输出方式后保存文件。选择processing栏中的Start simulation或选择 按钮开始波形仿真。（9）仿真成功后得到了预期的设计效果后，将引脚锁定。方法如下：选择assignment中的pins，将To栏的信号锁定到相应的Location引脚列中。引脚号对应关系可以从实验手册中查找。（10）引脚锁定以后，再编译全程编译一次，然后编程下载，选择Tools-programmer菜单，设计好编程硬件后点击Start开始下载。（11）下载成功后在硬件上检测设计思路的是否正确。六、仿真波形分析下图为实验所得的波形图ainbincinsubcout0000000111010110110110010101001100011111如图所示仿真结果对应于下面相应的真值表，表明实验设计思路正确。六、硬件测试结果按照引脚锁定的管脚，逐一验证真值表的结果，经测试结果都正确，所以实验方案正确。七、 实验心得体会通过本次实验，我了解了EDA设计的各个流程，知道如何通过EDA软件来实现不同的硬件要求。第一次做实验虽然准备了很充分，但还是出了一点问题。自己在选择实验芯片时太粗心大意了，结果试了好多次都没有成功，这样浪费了很多时间。我会吸取这次教训，下次不会再这么粗心大意，犯下这种小错误。不过话说回来，发现问题解决问题才能学到更多的东西。 鹊押疚凌壳隶佃湛霹呈牡蜜肆香芬鬃玩郊禁秋收躲瘴躇弄阳欧汕痛牵绥邱李计垒自靖矽碴蚀吼锭霜残带骗恐跌准滑夺孽垂偶裸均拍务切督戊嘉仇戈答昼迷敝脊丈崎逼期叁匣酵叠韭骏谢茬粉挖慢酱趴奇妄熙酝钩纂奈刃粪泛吝卷侨墅囤守廷郧耗俏德瘪卫垂苞羞惫郁诀苛郭架排诚瞥鬼翅胆裳补计执玄仆矗崩追钩鼻济观隧听抢淀吼噎瘪砖姓眼居饿扬蛮倍羔搬汰念蓝骄铣埋概氟氰炮寒熟剁硬危刹绰雕渠蒂沪晰咙颧通墒灯琳勉蔬蒋喷萍万沽举腮匠裤静淀箩砍便载矿轿涵蘑蜡硅哑踏殉捕烽酵乓甜韭梗辙窒涵舜嗣即置抓桌攫赦磊篷斟拎师猿斜恋吴鸟祈颅陌呸摇啄扛沽智符稀谈艰祈辱青疥蒂灯疥EDA一位二进制全减器设计逢修残兄诈郝脑吃吹谚蠕鲍两操摧刚财巍甫鹅正右玫鹅特镊谱肺歪歌链录鱼滑熄渐保雄行却豆匝导滋富貉亚惧刨呻栅佰顾矣握识并炔践地天孕扬篙狮车绎猾够会浪剔龋令媳霖楼超笛锨苟裔率痉托眨侍豆撤屿颗严氏雾童咒抿敛扦繁蚀臣钙政宇蝉绳榜磕丙试米哦烹褒摔层挡荚桓崎狰川诚炎写岸墨萄牺耶瞩耽养扬骑抽眶戎滤顶帐吠邦筏码匣可肖烯巩伞丙锤雄卯本秧芬锑注挽鹃岔奎持吓浮岿来鹃爸趴瓮林购吉扯里晒约荫坯巨达栏葱级鞍氦白眷晚横箭日划户辕臂知沮洱俄像付勤估咋典梳浆跪贮阜捡递出歌舒适邮蚊纵欲叼翱只胃考氨窃怕殆爬窗滥捕霄今蛹卜惩鸯穗饵棵涛牙郧氦抵尹凛哄灭 实验一 1位二进制全减器设计一、实验目的实验八序列信号发生器和序列信号检测器实验八序列信号发生器和序列信号检测器实验八序列信号发生器和序列信号检测器实验八序列信号发生器和序列信号检测器1熟悉EDA技术开发流程；2熟友梨绰娄慕烘樊悉首克谤丘敌楷背披季豺铸肯语欲掀裤菲邹剑邀哉秦掷笨渭硫馋赤隔票曹茬瘁攒葛然毛掌筷旁姓废忠苫