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- 关 键 词：
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电子
学习
模拟
摹拟
电路
教案
- 资源描述：
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0515、电子学习模拟电路教案,电子,学习,模拟,摹拟,电路,教案
- 内容简介：
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（3-1）,第四章 组合逻辑电路,（3-2）,引言,数字逻辑电路,组合逻辑电路,时序逻辑电路,仅由当前的输入信号确定，而与电路原先的状态无关 。无记忆功能,除与当前的输入有关外,还与电路原来的状态有关。具有记忆功能,（3-3）,. . .,Y1=f1(X1,X2Xn-1,Xn),组合逻辑电路框图,Ym=fm(X1,X2Xn-1,Xn),Y2=f2(X1,X2Xn-1,Xn),（3-4）,第4章 常用组合逻辑功能器件,41 编码器,编码：将某种特定含义的信号变换成用二进制代码表示的过程。,编码器：实现编码功能的电路。,n个二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号。,编码器,I0,I2,I2n-1,F1,F2,Fn,（3-5）,1、4/2线编码器,4/2线编码器,I0,I1,I2,I3,Y0,Y1,有四个输入端I0I3，即有四种输入状态，与之对应只要两个输出端Y1，Y0即可。,0 0,0 1,1 0,1 1,（3-6）,Y1=I2+I3,Y0=I1+I3,0 0,0 1,1 0,1 1,（3-7）,2、键控8421BCD码编码器,（3-8）,（3-9）,3、集成优先编码器,与普通编码器不同，优先编码器允许同时输入多个编码信号。当多个输入信号输入时，只有优先权最高的一个信号被进行编码。,优先编码器-Priority Encoder,2、键盘输入8421BCD码编码器 （10-4线）,1、4-2线编码器,（3-10）,*具有优先权的优先编码器，I7的优先级别最高，I0的优先级别最低。,EI输入使能端,EO输出使能端,GS 按键标志位,8/3线优先编码器,（3-11）,集成8/3线优先编码器CT74148功能表,（3-12）,由真值表得表达式，经化简得：,（3-13）,集成优先编码器,（3-14）,（3-15）,4、编码器扩展,16线-4线的优先编码器,由两片8线-3线优先编码器扩展,（3-16）,连接：高位片(1)选通输出端EO与低位片(2)选通输入端 相连,优先：,。,。,（3-17）,例：,（3-18）,例：,（3-19）,3、 集成优先编码器,与普通编码器不同，优先编码器允许同时输入多个编码信号。当多个输入信号输入时，只有优先权最高的一个信号被进行编码。,集成8线一3线优先编码器74148的功能表,（3-20）,4、 集成电路编码器,由真值表的表达式，经化简得,（3-21）,0.7:8个信号输入端；A0、A1、A2:3个二进制码输出端。,EI: 输入使能端； EO: 输出使能端；GS: 优先编码工作状态表示。,（3-22）,编码器扩展,16线-4线的优先编码器,:由两片8线-3线优先编码器扩展,连接：高位片(1)选通输出端EO与低位片(2)选通输入端EI相连,优先：,（3-23）,例：,；EO=1,；EO=0,（3-24）,例：,（3-25）,例：,（3-26）,例：用与非门组成三位二进制编码器,-八-三线编码器,设八个输入端为I1I8八种状态，与之对应的输出设为F1、F2、F3，共三位二进制数。,设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出状态表，然后写出逻辑表达式并进行化简，最后画出逻辑图。,8/3编码器,I1,I2,I8,F1,F2,F3,（3-27）,真值表,（3-28）,（3-29）,（2）二-十进制编码器,将十个状态（对应于十进制的十个代码）编制成BCD码。,十个输入,四位,输入：I0 I9。,输出：F4 F1,列出状态表如下：,（3-30）,状态表,（3-31）,逻辑图略,（3-32）,（3）8/3线优先编码器,8/3线优先编码器,I0,I1,I7,F1,F2,F3,EI,S,EO,*具有优先权的优先编码器，I7的优先级别最高，I0的优先级别最低。,EI输入使能端,EO输出使能端,S标志位,（3-33）,3.4.2 译码器,译码是编码的逆过程，即将某二进制码翻译成电路的某种状态。,（1）二进制译码器,将n种输入的组合译成2n种电路状态。也叫n-2n线译码器。,译码器,I0,I1,In,Y0,Y！,Y2 1,n,（3-34）,译码器的输入：,一组二进制代码（ n个）,译码器的输出：,一组高低电平信号（最多为2n 个）,*译码器一般为少输入、多输出。,（3-35）,2-4线译码器74LS139的内部线路,（3-36）,74LS139的功能表,“”表示低电平有效。,（3-37）,74LS139管脚图,一片139种含两个2-4译码器,（3-38）,例：利用2-4线译码器分时将采样数据送入计算机。,（3-39）,工作原理：（以A0A1=00为例）,脱离总线,（3-40）,（2）显示译码器,二-十进制编码,显示译码器,显示器件,在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。,（3-41）,显示器件：,常用的是七段显示器件,（3-42）,显示器件：,常用的是七段显示器件,a,b,c,d,f,g,a b c d e f g,1 1 1 1 1 1 0,0 1 1 0 0 0 0,1 1 0 1 1 0 1,e,（3-43）,显示译码器：,74LS49的管脚图,（3-44）,功能表（简表）,8421码,译码,显示字型,完整的功能表请参考相应的参考书。,（3-45）,74LS49与七段显示器件的连接：,74LS49是集电极开路，必须接上拉电阻,（3-46）,（3）二进制集成译码器（3/8译码器）,3-8线译码器74LS138,74LS138有三个输出端A0，A1，A2，可译出八个输出信号Y0Y7。设置了G1，G2A，G2B三个使能端。当G2A=G2B=0且G1=1时，译码器工作。,（3-47）,（4）译码器的应用（3/8译码器）,（a）实现逻辑函数,（3-48）,例： 3/8译码器扩展为4/16译码器,（b）译码器的扩展,（3-49）,( c)译码器做片选控制 即在同一时刻只有一个芯片工作。,（d）译码器用作数据分配器,（3-50）,（4）二-十进制译码器,（5）译码器作数据分配器,（3-51）,3.4数据选择器,从一组数据中选择一路信号进行传输的电路，称为数据选择器。,控制信号,输入信号,输出信号,数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。,（3-52）,二选一数据选择器,当S=0时， Y=I0当S=1时， Y=I1,（3-53）,从n个数据中选择一路传输，称为一位数据选择器。从m组数据中各选择一路传输，称为m位数据选择器。,控制信号,四二选一选择器,（3-54）,八选一集成数据选择器74LS151,（3-55）,四选一集成数据选择器74LS153,功能表,（3-56）,用两片74LS151构成十六选一数据选择器,D0D7,D0D7,（3-57）,用两片74LS151构成十六选一数据选择器,D8D15,D8D15,（3-58）,用数据选择器实现逻辑函数,10011100,I1=I2=I6=I7=0I0=I3=I4=I5=1,（3-59）,3.4.4 数字比较器,比较器的分类：,（1）仅比较两个数是否相等。,（2）除比较两个数是否相等外，还要比较两个数的大小。,第一类的逻辑功能较简单，下面重点介绍第二类比较器。,（3-60）,（1）一位数值比较器,功能表,（3-61）,（3-62）,逻辑图,逻辑符号,（3-63）,（2）多位数值比较器,比较原则：,A. 先从高位比起,高位大的数值一定大。,B. 若高位相等,则再比较低位数,最终结果由低位的比较结果决定。,（3-64）,A、B两个多位数的比较：,两个本位数,低位的比较结果,比较结果向高位输出,（3-65）,每个比较环节的功能表,（3-66）,四位集成电路比较器74LS85,(AB)L,AB,A=B,AB AC，则A最大；若AB AB）,举例：A=（1101）B=（13）D, B=（1001）B=（9）D, 计算A-B=4,0,0,1,0,0 0 0 0,0,借位,CY,CY=1，直接减得结果,（3-72）,减法器：（AB）,举例：A=（0100）B=（4）D, B=（1001）B=（9）D, 计算A-B,1,1,0,1,1,1,0,1,借位,1,CY,A-B=（1011）补 +1=（0101）B=（-5）D,CY=0，直接减得补码，经求补后得到结果,（3-73）,四位加法器,C-1,CY,S3,S2,S1,S0,B3,A3,B2,B1,B0,A2,A1,A0,L3,L2,L1,L0,用加法器实现加、减运算：,C-1=1，减运算C-1=0，加运算,（3-74）, 3.5 利用中规模组件设计组合电路,中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。,用中规模组件设计逻辑电路，可以减少连线、提高可靠性。,下面介绍用数据选择器和译码器设计组合逻辑电路的方法。,（3-75）,（1）用数据选择器设计逻辑电路,四选一选择器功能表,类似三变量函数的表达式！,（3-76）,例1：,利用四选一选择器实现如下逻辑函数。,与四选一选择器输出的逻辑式比较,可以令：,变换,（3-77）,接线图,74LS153,E,（3-78）,例2：,利用四选一选择器实现如下逻辑函数。,L=ABC+AB,D0=0D1=0D2=CD3=1,（3-79）,74LS153,D0,D1,D2,D3,A1,A0,W,C,“1”,A,B,L,E,（3-80）,例3：,利用八选一选择器实现如下逻辑函数。,L=ABC+AB,（3-81）,74LS151,D0,D1,D2,D3,A2,A0,W,C,“1”,A,B,L,A1,D4,D5,D6,D7,E,八选一选择器实现:,L=ABC+AB,（3-82）,用n位地址输入的数据选择器，可以产生任何一种输入变量数不大于n+1的组合逻辑函数。,设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端。,（3-83）,（2）用2/4线译码器设计多输出逻辑电路,从功能表可知：,m0,m1,m2,=m 3,（3-84）,例1：,用2-4线译码器产生一组多输出函数。,参考上页的逻辑式,可知,= Y1 Y2,= Y0 Y3,（3-85）,接线图,（3-86）,例2：,用3-8线译码器产生一组多输出函数。,参考前面的逻辑式可知,L1 = Y1 Y2,L2 = Y0 Y3,L1=m1+m2+m3+m7,L2=m0+m3+m5+m6,Y3 Y7,Y5 Y6,（3-87）,74LS138,Y0,Y1,Y2,Y3,A2,A0,C,A,B,A1,Y4,Y5,Y6,Y7,G2A,G2B,G1,“1”,&,&,L2=m0+m3+m5+m6,L1=m1+m2+m3+m7,（3-88）,n-2n 线译码器，包含了n变量所有的最小项。加上或门或与非门，可以组成任何形式的输入变量小于n的组合逻辑函数。,（3-89）,4.2 加法器,举例：A=1101, B=1001, 计算A+B,0,1,1,0,1,0,0,1,1,（3-90）,加法运算的基本规则：,（1）逢二进一。,（2）最低位是两个数最低位的叠加，不需考虑进位。,（3）其余各位都是三个数相加，包括加数、被、加数和低位来的进位。,（4）任何位相加都产生两个结果：本位和、向高位的进位。,（3-91）,（1）半加器：,半加运算不考虑从低位来的进位,A-加数，B-被加数；S-本位和，C-进位。,真值表,（3-92）,真值表,（3-93）,逻辑图,逻辑符号,（3-94）,（2）全加器：,Ai-加数；Bi-被加数；Ci-1-低位的进位；Si-本位和；Ci-进位。,逻辑状态表见下页,考虑从低位来的进位,（3-95）,-1,（3-96）,半加和：,所以：,-1,（3-97）,逻辑图,逻辑符号,（3-98）,全加器SN74LS183的管脚图,SN74H183,（3-99）,应用举例：用一片SN74LS183构成两位串行进位全加器。,串行进位,（3-100）,1、用全加器构成四位并行相加串行进位全加器。,串行进位,全加器,全加器,全加器,全加器,A3,A2,A1,A0,B3,B2,B1,B0,C3,C-1,C2,C2,C1,C1,C0,C0,S0,S1,S2,S3,多位数加法器：,（3-101）,2、超前进位：,Si=AiBi Ci-1=Pi Ci-1,Ci=Ai Bi+ （AiBi）Ci-1 = Gi+Pi Ci-1,Pi= Ai+Bi-传输变量,Gi= Ai Bi产生变量,（3-102）,其它组件：,SN74H83-四位串行进位全加器。,SN74283-四位超前进位全加器。,（3-103）,利用中规模组件设计组合逻辑电路的方法：,任务要求,用MSIC构成的逻辑电路,1、分析实际问题的
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