洗衣机-verilog

实 验 报 告 实验课程名称实验课程名称 数字逻辑系统设计数字逻辑系统设计 实验项目名称实验项目名称 基于基于 FGPAFGPA 的洗衣机自动控制程序的洗衣机自动控制程序 年年 级级 20112011 级级 专专 业业 集成电路工程集成电路工程 学学 生生 姓姓名名 张少雄张少雄 学学 号号 20110207582011020758 理理 学学 院院 实验时间 实验时间 2012 年 06 月 03 日 数字逻辑系统设计数字逻辑系统设计 贵州大学理学院 11 级集成电路工程 张少雄 学号 2011020758 实验名称实验名称 基于基于 FGPA 的洗衣机自动控制程序的洗衣机自动控制程序 实验要求 使用 Verilog HDL 或 VHDL 语言编程实现全自动洗衣机基本功能 实验仪器 FPGA 集成实验箱 实验时间 2012 年 5 月 28 日至 2012 年 5 月 30 日 实验地点 博学楼 513S 实验步骤实验步骤 一 分析实验要求 确定程序设计思路一 分析实验要求 确定程序设计思路 根据实验要求及实验条件 将程序分为两个模块 100Hz 脉冲产生模块和自动洗涤控制模 块 1 100Hz 脉冲产生模块 FPGA 集成实验箱内提供 40MHz 的时钟脉冲 而实验要求实现精度为秒的计时 固根据程 序简化原则 在不影响用户使用体验的前提下 将自动洗涤控制模块输入时钟调整为 100Hz 2 自动洗涤控制模块 标准洗涤可分为如下几步 1 待机 等待用户按下 开始 启动洗涤程序 2 注水 正式进入洗涤进程 等待水位到达预设值 3 洗涤 加满水后 电机开始按 正转 暂停 反转 暂停 循环转动 持续时间为预设 值 4 排水 洗涤结束后 自动排水 5 甩干 脏水排干后 自动进行甩干 6 第二到第五步重复三次 洗涤进程结束并通知用户 结合以上分析 本实验采用状态机来实现洗涤步骤 共分为五个状态 await 待机 pump 注水 wash 洗涤 drain 排水 spin 甩干 二 模块端口及参数设置二 模块端口及参数设置 1 100Hz 脉冲产生模块端口及参数 输入 clki 本实验为 40MHz 晶振 输出 clko 为自动洗涤控制模块提供 100Hz 时钟 参数 out 为 reg 型变量 通过 always 块记数赋值实现分频 2 自动洗涤控制模块 输入 clk 100Hz 时钟 rst 复位 startk 启动开关 wlh 高水位开关 表示注水满 wll 低水位开关 表示排水结束 输出 pumpk 注水开关 wfk wrk 电机正转与反转开关 draink 排水开关 spink 甩干开关 alartk 警报器 通知用户洗涤完毕 参数 state 为 reg 型变量 为五种状态赋值独热码 t t1 t2 tt 为 reg 型变量 分别为洗涤总时间 电机转动时间 甩干时间 洗 涤 次数 3 顶层模块 输入 输出与自动洗涤控制模块相同 参数 clklnk 为 wire 型变量 用于连接 100Hz 脉冲产生模块输出 clko 与自动洗涤控制模 块 输入 clk AWAIT PUMP SPIN DRAIN WASH tt 3 startk wlh T 5分钟 wll t2 1分钟 三 确定各状态的程序结构三 确定各状态的程序结构 1 await 状态 if startk 进入 pump 状态 else begin 为各项参数及输出量赋初值 end 2 pump 状态 if wlh 进入 wash 状态 else if tt 3 返回 await 状态并将 alartk 打开 else 停留在 pump 状态并将 pumpk 打开 3 wash 状态 if t 5 分钟 进入排水状态 else begin 停留在 wash 状态并关闭 pumpk 总时间 t 开始计数 if t1 0 input clk rst startk wlh wll output pumpk wrk wfk draink spink alartk wire clklnk 实现 control 模块的输入 clk 与 fenpin 模块的输出 clko 的连接 control c1 clklnk rst startk wlh wll pumpk wrk wfk draink spink alartk fenpin f1 clk clklnk endmodule 顶层模块示意图 2 100Hz 分频模块 module fenpin clki clko input clki output clko reg clko reg 31 0 out initial clko 0 always posedge clki if out 200000 begin clko clko 若 out 加到 200k 则 clko 反转 每个脉冲周期为 400K 输出 100Hz out 0 end else out out 1 endmodule 100Hz 分频模块仿真波形 100Hz 分频模块 RTL 视图 3 自动洗涤控制模块 module control clk rst startk wlh wll pumpk wrk wfk draink spink alartk input clk rst startk wlh wll output pumpk wrk wfk draink spink alartk reg 4 0 state reg pumpk wrk wfk draink spink alartk reg 31 0 t t1 t2 tt parameter await 5 b10000 pump 5 b01000 wash 5 b00100 drain 5 b00010 spin 5 b00001 状态独热码 always posedge clk if rst begin state await t 0 t1 0 t2 6000 tt 0 pumpk 0 wrk 0 wfk 0 draink 0 spink 0 alartk 0 end 复位状态 else case state await if startk state pump 若 startk 1 则进入注水状态 else begin state await 否则停留在待机状态 t 0 t1 0 t2 6000 tt 0 wrk 0 wfk 0 draink 0 spink 0 pumpk 0 end 待机状态 pump if wlh state wash 若高水位开关 wlh 1 则进入洗涤状态 else if tt 3 begin state await 若洗涤次数 tt 3 则返回待机状态并打开报警 alartk 1 end else begin state pump 否则停留在 pump 状态 pumpk30000 state5 分钟则进入排水状态 else begin state wash 否则停留在洗涤状态 pumpk 0 关闭注水开关 t t 1 总时间计数 t14600 t10 end else 中间 3s 和最后 3s 电机停 begin wfk 0 wrk 0 end end 洗涤状态 drain if wll 若低水位开关 wll 1 则进入甩干状态 state spin else begin state drain 否则停留在排水状态 draink 1 排水开关打开 wfk 0 电机关闭 wrk 0 t 0 时间重置 t1 0 end 排水状态 spin if t2 begin t2 t2 1 若 t2 0 则 t2 自减 甩干开关打开 spink 1 end else begin t2 6000 若 t2 0 则重置甩干时间 tt tt 1 洗涤次数加 1 spink