ISE工程建立和调用modelsim以及仿真波形保存

ISE 工程建立和调用工程建立和调用 modelsim 以及仿真波形保存以及仿真波形保存 软件版本 Xilinx ISE Design Suite 12 1 和 Modelsim SE 6 5c ISE 打开后的默认界面如下图所示 图 1 点击 File New File 或者 Project commands 框中的 New File 按键如图 2 所 示 进入图 3 图 2 选择合适的工作路径 输入工程名称点击 Next 如图 3 所示 结果如图 4 所 示 图 3 如下图所示 进入器件属性对话框 如图 4 所示 本步骤中 Family 为器件 系列 Device 为具体器件型号 Package 为器件封装 Speed 为速度等级 Simulator 选择仿真器 点击 Next 进入图 5 点击 finish 进入图 6 界面 图 4 图 5 点击左侧的新建文件 New Source 快捷键 进入图 7 其中的 IP 为新建 ip 核 文件 Schematic 为新建原理图文件 Verilog Module 为新建 Verilog 文件 Verilog Test Fixture 为新建 Verilog 仿真文件 VHDL Module 为新建 VHDL 文 件 VHDL Test Fixture 为新建 VHDL 仿真文件 其他不怎么常用 这里不作介 绍 图 6 其中的 IP 为新建 ip 核文件 Schematic 为新建原理图文件 Verilog Module 为新建 Verilog 文件 Verilog Test Fixture 为新建 Verilog 仿真文件 VHDL Module 为新建 VHDL 文件 VHDL Test Fixture 为新建 VHDL 仿真文件 其他 不怎么常用 这里不作介绍 图 7 如下图所示选择建立 Verilog 文件 右侧输入文件名称 点击 Next 进入图 9 图 8 图 9 点击 Next 得到图 10 点击 Finish 进入程序输入界面 如图 11 所示 图 10 图 11 咱们这里程序已经编写完毕这里直接添加提前编辑好的文档 点击界面左 侧 Add Source 快捷键如图 12 所示 得到图 13 选择要添加的文件点击打开 得到图 14 图 12 图 13 图 14 点击 OK 工程建立完毕 如图 15 所示 图 15 工程建立完毕 需要进行语法编译 双击图 16 中的 Synthesize XST 进行 编译 编译通过如图 17 所示 图 16 图 17 下面我们用 modelsim 进行行为仿真 新建 testbench 测试文件步骤上边已 经提到 这里不再介绍 这里直接添加先前写好的 testbench 测试文件 如图 18 所示 图 18 选择要添加的 testbench 文件点击打开 选择 Simulation 下边的 ctrl tb 就 是测试用的 testbench 文档 图 19 图 20 点击上边的 testbench 文件 双击 Modelsim Simulator 下的 Simulate Behavioral Model 即可调用 Modelsim 软件进行仿真 如图 21 所示 图 21 更改仿真时间 点击右侧的仿真 RUN 快捷键 继续仿真所增加的仿真时 间 如图 23 所示 图 22 图 23 在仿真过程中有时候我们要查看程序内部的信号 这时我们要添加内部信 号到仿真界面进行显示 这时我们选择要添加的信号点击右键选择 Add To Wave Selected 信号就添加到了界面 如图 25 所示 图 24 图 25 图 26 点击快捷键 Restart 点击 OK 清除显示空间的波形 如图 27 所示 图 27 点击快捷键 Run 运行 2ms 的仿真时间 结果如图 29 所示 图 28 图 29 仿真期间会对程序进行大量的修改 修改完后再运行仿真之前的设置就会 消失 为节省仿真时间我们尝尝那个要对仿真波形设置进行保存 要先修改 fdo 文件 具体操作为点击左上角的打开文档快捷键 选择显示所有文件类型如图 30 所示 点击打开结果为图 31 图 30 图 31 选择 ctrl tb wave fdo 点击打开 在打开的文件中加入语句 do wave do 然 后保存 结果为图 32 所示 图 32 经过以上设置 点击左上角保存快捷键 弹