四路抢答器课程设计 实习

淮阴淮阴师师范学院物理与范学院物理与电电子子电电气工程学院气工程学院 EDA 课程设计报告 学生姓名学生姓名学学 号号 班班 级级 专专 业业 电电气工程及其自气工程及其自动动化化 题题 目目 四路四路抢抢答器答器 指导教师指导教师 2011年年12月月 目目 录录 一 设计指标 1 二 总体设计方案 1 2 1 设计思路 2 2 设计流程图 设计方框图 三 设计原理分析 4 3 1 各功能模块电路的设计 3 2 整体电路设计 3 3 电路安装与调试过程 3 4 电路测试与使用说明 四 总结 15 1 一 一 设计指标设计指标 抢答器是为智力竞赛参赛者答题时进行抢答而设计的一种优先判决器电路 竞赛 者可以分为若干组 抢答时各组对主持人提出的问题要在最短的时间内做出判断 并 按下抢答按键回答问题 当第一个人按下按键后 则在显示器上显示该组的号码 同 时电路将其他各组按键封锁 使其不起作用 若抢答时间内无人抢答 警报器发出警 报 回答完问题后 由主持人将所有按键恢复 重新开始下一轮抢答 要完成抢答器的逻辑功能 该电路至少应包括抢答鉴别模块 分频器 计时模 块 选择控制和报警器组成 1 抢答器同时供 4 名选手或 4 个代表队比赛 分别用 4 个按钮 S0 S3 表示 2 设置一个系统清除和抢答控制开关 S 该开关由主持人控制 3 抢答器具有锁存与显示功能 即选手按动按钮 锁存相应的编号 并在 LED 数码管 上显示 同时扬声器发出报警声响提示 选手抢答实行优先锁存 优先抢答选手的编 号一直保持到主持人将系统清除为止 4 抢答器具有定时抢答功能 且一次抢答的时间由主持人设定 如 30 秒 当主持人 启动 开始 键后 定时器进行减计时 同时扬声器发出短暂的声响 声响持续的时 间 0 5 秒左右 5 如果定时时间已到 无人抢答 本次抢答无效 系统报警并禁止抢答 定时显示器 上显示 00 二 二 总体设计方案总体设计方案 2 1 设计思路设计思路 设计的此四人抢答器 它主要由抢答鉴别模块 分频器 计时模块 选择控制和 报警器组成 在整个抢答器中最关键的是如何实现抢答封锁 在控制键按下的同时计 数器倒计时显示有效剩余时间 除此之外 整个抢答器还需有一个使能信号和一个归 零信号 以便抢答器能实现公平抢答和停止 抢答器共有 3 个输出显示 选手代号 计数器的个位和十位 他们输出全都为 BCD 码输出 这样便于和显示译码器连接 抢 答器具有四路抢答输入 主持人按下复位键后 系统复位进入抢答状态 计时显示初 始值 当某组首先按下抢答键时 该路抢答信号 抢答器能够设别最先抢答的信号 2 锁定该信号 同时扬声器响起 参赛小组的序号在数码管上显示 主持人对抢答结果 进行确认 给出倒计时计数允许信号 开始回答问题 计时显示器从初始值 30 开始以 秒为单位倒计时 计数至 0 时 停止计数 扬声器发出超时报警信号 以中止继续回 答问题 当主持人给出倒计时计数禁止信号时 扬声器停止鸣叫 参赛者在规定时间 内回答完问题 主持人给出倒计时计数禁止信号 以免扬声器鸣叫 按下复位键 又 可开始新一轮的抢答 1 抢答器鉴别模块 在这个模块中主要实现抢答过程中的抢答功能 并能对超前抢答进行警告 还能 记录无论是正常抢答还是朝前抢答者的台号 并且能实现当有一路抢答按键按下时 该路抢答信号将其余个绿抢答封锁的功能 其中有四个抢答信号 s0 s1 s2 s3 抢 答使能信号 s 抢答状态显示信号 states 抢答与警报时钟信号 clk2 系统复位信号 rst 警报信号 tmp 2 抢答器计时模块 在这个模块中主要实现抢答过程中的计时功能 在有抢答开始后进行 30 秒的倒计 时 并且在 30 秒倒计时后无人抢答显示超时并报警 其中有抢答时钟信号 clk2 系统 复位信号 rst 抢答使能信号 s 抢答状态显示信号 states 无人抢答警报信号 warn 计时中止信号 stop 计时十位和个位信号 tb ta 3 数据选择模块 在这个模块中主要实现抢答过程中的数据输入功能 输入信号 a 3 0 b 3 0 c 3 0 计数输出信号 s 数据输出信号 y 计数脉冲 clk2 实现 a b c 按脉冲轮 流选通 在数码管上显示 4 报警模块 在这个模块中主要实现抢答过程中的报警功能 当主持人按下控制键 有限时间 内一人抢答或是计数到时蜂鸣器开始报警 有效电平输入信号 i 状态输出信号 q 计 数脉冲 clk2 5 译码模块 在这个模块中主要实现抢答过程中将 BCD 码转换成 7 段的功能 6 顶层文件 在这个模块中是对前五个模块的综合编写的顶层文件 2 2 2 12 1 设计流程图设计流程图 3 层次化设 计 图形输入文本输入 建立项目文件 设计器件 增益 逻辑正确 仿真分析 引脚分配 重新调整 设计正确 生成下载文件 下载并验证 NO NO YES YES 设计输入 设计生成 设计实现 硬件下载 4 设计方框图设计方框图 数码管片 选信号 锁存器模 块 LOCKB 同步信号 按 键 D1 二进制转换 倒计时模块 倒计时模 块 七段数码 管译码电 路 蜂鸣器 七段数码管 D1 D1 D1 按 键 2 按 键 1 显示模块 三 三 设计原理分析设计原理分析 3 1 各功能模块电路的设计各功能模块电路的设计 3 1 1 抢答鉴别模块 1 VHDL 源程序 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity qdjb is port rst clk2 in std logic s0 s1 s2 s3 in std logic states buffer std logic vector 3 downto 0 tmp out std logic end qdjb architecture one of qdjb is signal st std logic vector 3 downto 0 5 begin p1 process s0 rst s1 s2 s3 clk2 begin if rst 0 then tmp 0 st 0000 elsif clk2 event and clk2 1 then if s0 1 or st 0 1 and not st 1 1 or st 2 1 or st 3 1 then st 0 1 end if if s1 1 or st 1 1 and not st 0 1 or st 2 1 or st 3 1 then st 1 1 end if if s2 1 or st 2 1 and not st 0 1 or st 1 1 or st 3 1 then st 2 1 end if if s3 1 or st 3 1 and not st 0 1 or st 1 1 or st 2 1 then st 3 1 end if tmp s0 or s1 or s2 or s3 end if end process p1 p2 process states 0 states 1 states 2 states 3 begin if st 0000 then states 0000 elsif st 0001 then states 0001 elsif st 0010 then states 0010 elsif st 0100 then states 0011 elsif st 1000 then states 0100 end if end process p2 6 end one 2 设计的元器件图 rst clk2 s0 s1 s2 s3 states 3 0 tmp qdjb inst 3 仿真图 3 1 2 计时模块计时模块 1 VHDL 源程序 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity js is port clk rst s stop in std logic warn out std logic ta tb buffer std logic vector 3 downto 0 end js 7 architecture one of js is signal co std logic begin p1 process clk rst s stop ta begin if rst 0 or stop 1 then ta 0000 elsif clk event and clk 1 then co 0 if s 1 then if ta 0000 then ta 1001 co 1 else ta ta 1 end if end if end if end process p1 p2 process co rst s stop tb begin if rst 0 or stop 1 then tb 0010 elsif co event and co 1 then if s 1 then if tb 0000 then tb 0011 else tb tb 1 end if end if end if end process p2 8 2 设计的元器件图 clk rst s stop warn ta 3 0 tb 3 0 js inst1 3 仿真图 3 1 3数据选择模块数据选择模块 1 VHDL 源程序 library ieee use ieee std logic 1164 all use ieee std logic unsigned all use ieee std logic arith all entity sjxz is port a b c in std logic vector 3 downto 0 clk2 rst in std logic s out std logic vector 1 downto 0 y out std logic vector 3 downto 0 end sjxz 9 architecture body chooser of sjxz is signal count std logic vector 1 downto 0 begin s count process clk2 rst begin if rst 0 then count 10 then count 00 else countyyynull end case end PROCESS end body chooser 2 设计的元器件 a 3 0 b 3 0 c 3 0 clk2 rst s 1 0 y 3 0 xze inst3 10 3 仿真图 3 1 4报警模块报警模块 1 VHDL 源程序 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY ALARM IS PORT CLK I IN STD LOGIC Q OUT STD LOGIC END ALARM ARCHITECTURE BEHAVE OF ALARM IS SIGNAL WARN STD LOGIC SIGNAL N INTEGER RANGE 0 TO 20 BEGIN Q WARN PROCESS CLK BEGIN IF CLK EVENT AND CLK 1 THEN IF I 0 THEN 11 WARN 0 ELSIF I 1 AND N 19 THEN WARN NOT WARN N N 1 ELSE WARN DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7 0000000 END CASE END PROCESS END ARCHITECTURE ART 2 设计的元器件 AIN4 3 0 DOUT7 6 0 YM inst4 13 3 仿真图 3 2 整体电路设计整体电路设计 3 2 1 VCC RST INPUT VCC CLK2 INPUT VCC S0 INPUT VCC S1 INPUT VCC S2 INPUT VCC S3 INPUT VCC CLK INPUT VCC S INPUT VCC STOP INPUT pin name18 OUTPUT DOUT7 6 0 OUTPUT TMP OUTPUT Q OUTPUT s 1 0 OUTPUT rst clk2 s0 s1 s2 s3 states 3 0 tmp qdjb inst clk rst s stop warn ta 3 0 tb 3 0 js inst1 a 3 0 b 3 0 c 3 0 clk2 rst s 1 0 y 3 0 xze inst3 AIN4 3 0 DOUT7 6 0 YM inst4 CLK I Q ALARM inst5 14 3 2 2 仿真图 3 3 电路安装与调试过程电路安装与调试过程 整体电路设计好 仿真无误后 将实验箱连接好 再进行引脚锁定 然后将编译好 的模块程序下载到实验箱中 做硬件实验 观察调试结果 3 4 电路测试与使用说明电路测试与使用说明 按下 rst 键清零