水银电容加速度计封装工艺研究

本科毕业设计（论文）毕业设计说明书题目：水银电容加速度计封装工艺研究作 者 :学 号：学院 (系 ):专 业 :指导教师： 评 阅 人： 20*年 6 月本科毕业设计（论文）毕业设计（论文）任务书学 院 、 系 ：专 业 ：学 生 姓 名：学 号：设计 (论文 )题目 ： 水银电容加速度计封装工艺研究起 迄 日 期 : 20*年 2 月 15 日20*年 6 月 21 日设计 (论文 )地点 :指 导 教 师 :系 主 任 :发任务书日期:20* 年 2 月 15 日本科毕业设计（论文）毕 业 设 计（论 文）任 务 书1毕业设计（论文）课题的任务和要求：1、学习了解电容式加速度传感器及一般芯片的封装工艺；2、查阅有关国内外传感器及芯片封装工艺的发展状况；3、查阅 10 篇以上文献，其中至少 3 篇外文资料；2毕业设计（论文）课题的具体工作内容（包括原始数据、技术要求、工作要求等）：1、查阅相关中英文资料；2、翻译 1 篇英文资料；3、对所查阅的资料进行整理汇总；4、设计一种合理的电容式加速度传感器封装形式。本科毕业设计（论文）毕 业 设 计（论 文）任 务 书3对毕业设计（论文）课题成果的要求包括毕业设计(论文) 、图纸、实物样品等)：1、毕业论文一份；2、英文文献 1 份，相应的中文译文 1 份。4毕业设计（论文）课题工作进度计划：起 迄 日 期 工 作 内 容20 年2 月 15 日 3 月 10 日3 月 11 日 4 月 20 日4 月 21 日 6 月 20 日6 月 20 日 6 月 21 日系统学习，查阅资料，作开题报告；英文资料翻译；撰写毕业论文；论文答辩。学生所在系审查意见：系主任： 年 月 日本科毕业设计（论文）水银电容加速度计封装工艺研究摘 要键合具有传统胶接技术所无法比拟的优点：应用化学气相沉积(CVD)方法在铝表面形成 SiOx 陶瓷涂层，基底与膜层结合良好，形成高结合力的原因是铝基底与表面SiOx 膜层间过渡层中的 Al O，SiO 键合能很高，键合稳定。静电键合技术的机理和它在水银电容加速度计封装中的具体工艺流程，指明了封装的关键之处。键合技术为水银电容加速度计的结构搭建提供了手段。表面贴装技术（SMT）为封装方案提供了思想理论。传感器从设计到最后生产，封装是始终在进行的一项工作。关键词：键合，水银电容加速度计，封装，表面贴装技术本科毕业设计（论文）The research of the package of mercury capacitance accelerometerAbstractBonding has an advantage that traditional technique can not match. A kind of SiOx film is depositedon aluminum substrate by ambient pressure chemical vapor deposition. There is transition layer in which the bonding energy of Al-O and Si-O is high enough to binding the substrate and surface showing an excellent bonding strength. Anodic bonding technique and technology flow in package of mercury capacitance accelerometer are described，the key moment of package pointed out。Bonding technique provides programme for the building of cube in mercury capacitance accelerometer, and is now widely used in package of mercury capacitance accelerometer. Surface mounted technology provides theoretical for programme of package. From design to manufacturing, package has worked in the whole process.Key word: Bonding, Mercury capacitance accelerometer, Package, Surface mounted technology本科毕业设计（论文）目录1 绪论 .11.1 DIP 封装 .11.2 芯片载体封装 .11.3 BGA 封装 .21.4 面向未来的新的封装技术 .22 水银电容加速度传感器简介： .42.1 性能要求 .42.2 结构原理 .42.3 原理应用 .53 内部封装 .73.1 内部封装方案 .73.1.1 方案一 .73.1.2 方案二 .73.1.3 方案比较与分析 .83.2 相关技术工艺 .83.2.1 化学气相沉积技术（CVD） .83.2.2 静电键合技术 .93.3 硅薄膜生成技术 .113.3.1 热氧化法 .113.3.2 物理气相沉积 .123.3.3 化学气相沉积 .123.4 硅键合技术 .143.4.1 静电键合 .143.4.2 Si 片直接键合 .143.4.3 界面层辅助键合 .144 外部封装 .164.1 外部封装方案 .164.1.1 方案一 .164.1.2 方案二 .164.1.3 方案三 .184.2 方案思路 .204.3 SMT 封装 .204.3.1 发展状况 .20本科毕业设计（论文）4.3.2 SMT 封装工艺构成要素 .214.3.3 SMT 封装的组成 .214.3.4 SMT 封装的优点 .224.4 DIP 封装 .234.4.1 发展状况 .234.4.2 DIP 封装特点 .234.4.3 DIP 通孔 PCB 组件组装工艺 .244.4.4 通孔 PCB 组件的组装 .244.5 技术比较、评价 .244.6 三大阶段 .254.6.1 DIP 封装时代 .254.6.2 SMT 封装时代 .254.6.3 爆炸式时代 .265 封装外壳设计 .275.1 环氧树脂封装简介 .275.1.1 封装工艺 .275.1.2 封装性能 .285.1.3 缺陷的解决办法 .285.2 外壳设计概述 .295.3 封装样式图 .296 总结 .31参考文献 .32致谢 .34外文文献译文本科毕业设计（论文）1 绪论从八十年代中后期开始电子产品正朝着便携式，小型化的方向发展，这种市场需求对电路组装技术提出了相应的要求：单位体积信息的提高（高密度化） ；单位时间处理速度的提高（高速化） 。为了满足这些要求，势必要提高电路组装的功能密度，这就成了芯片封装技术发展的重要因素 1。最近几年电子封装技术的发展极为飞速，原因是：第一，集成在芯片上的功能日益增多，甚至把整个芯片的功能都集成在一块芯片上。第二，为了轻便或便于携带，要求把系统做的很小。小型化是促进消费类产品，蜂窝电话及电脑产品发展最强有力的动力。现在有一半的电子系统是“便携式”的。下面将对具体的封装形式作详细说明 2。1.1 DIP 封装70 年代流行的是双列直插封装，简称 DIP（Dual In-line Package） 。DIP 封装结构具有以下特点：1. 适合 PCB 的穿孔安装；2. 比 TO 型封装易于对 PCB 布线；3. 操作方便。DIP 封装结构形式有:多层陶瓷双列直插式 DIP，单层陶瓷双列直插式 DIP，引线框架式 DIP（含玻璃陶瓷封接式，塑料包封结构式，陶瓷低熔玻璃封装式） 。衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个比值越接近 1 越好。以采用 40 根 I/O 引脚塑料包封双列直插式封装（PDIP）的 CPU 为例，其芯片面积/封装面积=33/15.2450=1：86,离 1 相差很远。不难看出，这种封装尺寸远比芯片大，说明封装效率很低，占去了很多有效安装面积。Intel 公司这期间的 CPU 如8086、80286 都采用 PDIP 封装。1.2 芯片载体封装80 年代出现了芯片载体封装，其中有陶瓷无引线芯片载体 LCCC（Leadless Ceramic Chip Carrier） 、塑料有引线芯片载体 PLCC（Plastic Leaded Chip Carrier） 、小尺寸封装 SOP（Small Outline Package） 、塑料四边引出扁平封装 PQFP（Plastic Quad Flat Package） 。以 0.5mm 焊区中心距，208 根 I/O 引脚的 QFP 封装的 CPU 为例，外形尺寸本科毕业设计（论文）2828mm，芯片尺寸 1010mm，芯片面积/封装面积=1010/2828=1：7.8，由此可见QFP 比 DIP 的封装尺寸大大减小。QFP 的特点是：1. 适合用 SMT 表面安装技术在 PCB 上安装布线；2. 封装外形尺寸小，寄生参数减小，适合高频应用；3. 操作方便；4. 可靠性高。在这期间，Intel 公司的 CPU，如 Intel 80386 就采用塑料四边引出扁平封装PQFP。1.3 BGA 封装90 年代随着集成技术的进步、设备的改进和深亚微米技术的使用，LSI、VLSI、ULSI 相继出现，硅单芯片集成度不断提高，对集成电路封装要求更加严格，I/O 引脚数急剧增加，功耗也随之增大。为满足发展的需要，在原有封装品种基础上，又增添了新的品种-球栅阵列封装，简称 BGA（Ball Grid Array Package） 。BGA 一出现便成为 CPU、南北桥等 VLSI 芯片的高密度、高性能、多功能及高I/O 引脚封装的最佳选择。其特点有：1. I/O 引脚数虽然增多，但引脚间距远大于 QFP，从而提高了组装成品率； 2. 虽然它的功耗增加，但 BGA 能用可控塌陷芯片法焊接，简称 C4 焊接，从而可以改善它的电热性能；3. 厚度比 QFP 减少 1/2 以上，重量减轻 3/4 以上；4. 寄生参数减小，信号传输延迟小，使用频率大大提高；5. 组装可用共面焊接，可靠性高；6. BGA 封装仍与 QFP、PGA 一样，占用基板面积过大。1.4 面向未来的新的封装技术BGA 封装比 QFP 先进，更比 PGA 好，但它的芯片面积 /封装面积的比值仍很低。Tessera 公司在 BGA 基础上做了改进，研制出另一种称为 BGA 的封装技术，按0.5mm 焊区中心距，芯片面积/封装面积的比为 1:4，比 BGA 前进了一大步。1994 年 9 月日本三菱电气研究出一种芯片面积/封装面积 =1:1.1 的封装结构，其封装外形尺寸只比裸芯片大一点点。也就是说，单个 IC 芯片有多大，封装尺寸就有多大，从而诞生了一种新的封装形式，命名为芯片尺寸封装，简称 CSP（Chip Size Package本科毕业设计（论文）或 Chip Scale Package） 。 CSP 封装具有以下特点：1. 满足了 LSI 芯片引出脚不断增加的需要；2. 解决了 IC 裸芯片不能进行交流参数测试和老化筛选的问题；3. 封装面积缩小到 BGA 的 1/4 至 1/10，延迟时间缩小到极短。曾有人想，当单芯片一时还达不到多种芯片的集成度时，能否将高集成度、高性能、高可靠的 CSP 芯片（用 LSI 或 IC）和专用集成电路芯片（ASIC）在高密度多层互联基板上用表面安装技术（SMT）组装成为多种多样电子组件、子系统或系统。由这种想法产生出多芯片组件 MCM（Multi Chip Model） 。它将对现代化的计算机、自动化、通讯业等领域产生重大影响。MCM 的特点有:1. 封装延迟时间缩小，易于实现组件高速化；2. 缩小整机/组件封装尺寸和重量，一般体积减小 1/4，重量减轻 1/3；3. 可靠性大大提高。随着 LSI 设计技术和工艺的进步及深亚微米技术和微细化缩小芯片尺寸等技术的使用，人们产生了将多个 LSI 芯片组装在一个精密多层布线的外壳内形成 MCM 产品的想法。进一步又产生另一种想法:把多种芯片的电路集成在一个大圆片上，从而又导致了封装由单个小芯片级转向硅圆片级（wafer level）封装的变革，由此引出系统级芯片 SOC（System On Chip）和电脑级芯片 PCOC（Pc on Chip） 。随着 CPU 和其他 ULSI 电路的进步，集成电路的封装形式也将有相应的发展，而封装形式的进步又将反过来促成芯片技术向前发展 1-3。本科毕业设计（论文）2 水银电容加速度传感器简介：这是一个我院正在研究的一种水银电容加速度传感器。所谓水银电容加速度传感器即利用水银作为一种液状金属的形变特性原理，研究一种变面积式电容传感器。2.1 性能要求测量物体在运动中的加速度。基本要求：环境温度-40120，抗高冲击（过载）10000g 左右。2.2 结构原理内边长为 3mm 的正立方体，板厚为 2mm，里面存放一滴水银作为电容极板，搭建方式如图 2.2。立方体六个面，每个面都一样分为两层。外表面是纯铝，与水银接触的一层也就是最内层是绝缘膜（电容电介质） 。立方体的六个面分别引一根导线（测电容值） ，外部再连接一个存储器（在物体运动过程中记录下电容值的变化） 。液体水银图 2.1 水银加速度传感器结构示意图本科毕业设计（论文）图 2.2 极板搭建的基本结构模型正方形板长方形氧化硅膜长方形铝板2.3 原理应用公式（1）SCde=C 电容值电容极极板间介质的介电常数e两平行极板间的距离d由上式可见：在 、 、 三个参量中，只要保持其中两个不变，改变其中的一Sd个，均可使电容量 C 改变，这就是电容传感器的工作原理。 根据电容器变化的参数，电容式传感器可以分为三种型式：改变极板距离 的变间隙式（极距变化型） ；改变极d板面积 的变面积式（面积变化型） ；改变介质介电常数 的变介电常数式（介质变化S e型） 。 根据上述原理可制成测加速度水银形变（变 S） 、测微小位移（变 ）和测量液d位等多种电容传感器。改变面积后：（2）1SCde+D=改变面积SD电容值差 =C1 - C= （3）因为 ()Sfa=所以电容值变化是与加速度有关的一个函数本科毕业设计（论文）（4）()faCdeD=如图 2.3 所示, 封闭在立方体腔内的一定量的水银与圆柱端面的电极构成三对差动电容。水银的表面张力很大, 所以水银在立方体棱角处形成的曲面取决于其内部的压力。根据流体力学原理该压力随着所施加速度的不同而改变。左图为加速度为零时水银的轮廓线, 右图是加速度为一个 g 时的情形。端曲面发生变化,各极之间的相对电容值就会变化, 因此原理上, 利用三对电容值的变化就能够测得加速度在空间方向上的大小。通过合适的设计可以得到满意的线性度, 水银的高弹性和大密度使该加速度计具有高灵敏度; 水银代替传统的固体弹性元件使该传感器不易损坏且可恢复。a=0 a=g图 2.3 水银在立方体腔内的形变示意图本科毕业设计（论文）3 内部封装3.1 内部封装方案3.1.1 方案一第一步：将五块铝用绝缘胶搭建起来；第二步：在立方体腔壁上涂上一些防锈油，将其哄干。再涂一层，再哄干，反复三四次（为使其渗入氧化铝不光滑的表面，坚固它的绝缘性） ；第三步：用注射器将一定量体积水银注入,水银成一球状，直径大约为 3 毫米（依据传感器要求） ；第四步：第六块板用绝缘胶搭建完整；第五步：处理立方体表面，并对其整形，在有限的条件内对其进行整形保证它为一个正立方体；第六步：加固。为了保证立方体的坚固，我们可在立方体的边缘进行加固。例如：用绝缘胶带将其再密封；第七步：引线。由第一个封装方案可以看出，封装工艺基本上跟随了传感器设计制造的全过程，当然我们也看出了这种封装工艺比较简单。现代科技要求越来越高，传感器精度的要求也越来越高。相对比较成熟的 IC 封装 ,传感器器件的封装没有自己的标准 ,不能简单的把 IC 的封装移植过来 ,其封装要单独考虑。在传感器结构设计之初 ,就应该考虑封装的问题。因此 ,封装的考虑将贯穿传感器设计的始终。3.1.2 方案二第一步：分别将六块铝板进行化学气相沉积技术（CVD）处理，将会在铝板上形成适宜厚度的氧化硅膜；第二步：将六块铝板端面用酸洗，去除氧化层并进行抛光或激光切割，同时氧化硅膜也要进行抛光；第三步：搭建其中五块极板，用键合的方法；第四步：注入水银；第五步：封上最后一块板，依然用键合方式；第六步：引线。本科毕业设计（论文）3.1.3 方案比较与分析如此看来这样封装要合理的多，立方体的搭建不但少了大量的手工工艺，而且返修率不高。封装结构也坚固了很多。在抗过载能力上有了很大提高，这样精度也就跟了上来。当然每种封装工艺都有它的优点和缺点。前者在封装工艺上是能实际达到的，只要我们选择对材料，利用合适的设备在有限的要求内我们是能达到一定精度的 。它代表了一种传统的思维模式，有相当的可靠性。但是在材料的选择上我们会消耗大量的时间与金费，并且我们还要对其进行反复试验验证。这样的封装有可能对外部封装带来很大不便，同时在与外部电路连接时会产生体积大、信号噪声等现象。更不能和现代微机电技术相容，发展前景不好。而后者是在现代 IC 封装工艺基础上，借助静电键合技术和化学气相沉积技术等进行封装。在某种程度上说它更具有研究价值，更与 MEMS，IC 封装接轨 4。当然研究的道路是曲折并漫长的，人类不是上帝，真理就像深邃的海洋，无法见底。在 CVD 技术中，我们还不明确铝分子扩散进入氧化硅膜后，对氧化硅膜导电性有怎样的影响；以及铝和氧化硅在静电键合时，可能由于氧化硅的热膨胀系数与铝的热膨胀系数相差大会引起的断裂现象等等。这一切只能在实验室中找到答案，而目前我也只能做理论上的分析。3.2 相关技术工艺3.2.1 化学气相沉积技术（CVD）化学气相沉积技术（CVD）具有沉积速率高、膜层均匀、附着性好、设备简单等优点，因此广泛应用于原子能、航宇、半导体和机械工业中。近年来，CVD 技术在材料表面改性方面的研究与应用得到迅速发展，它能在不改变基底材料的成分和不削弱基底材料的强度等性能的前提下赋予材料表面成膜相的性能，以满足特殊工况的要求。应用 CVD 技术可以在不同的基底上制备硅氧化物薄膜，改变沉积工艺参数可获得特殊的光学、电学、化学、力学性能。目前，这种方法已经在集成电路、太阳能电池、平面显示器和光学系统生产制备中实现产业化。但是利用 Al 为基底进行 CVD 研究较少，因为常规 CVD 须在高于铝的熔点温度下进行。相关研究报道只是初步的性能研究，如电性能方面，与基底的结合性、磨损性能等，其制备工艺、现微结构、物理化学性能等方面仍需要进一步深入研究。本科毕业设计（论文）CVD 工艺理论基础：原料为工业纯氮气、氧气和硅烷，硅烷经氮气稀释至 50%。基底材料为纯铝薄片。在沉积前对铝片表面进行有机溶剂除油和抛光处理。硅氧化物薄膜生成的基本反应为：SiH4+（1+x/2）O2 SiOx+2H2O 1x2 。沉积温度为 380，沉积时间为 2h，其中气体流量分别为：硅烷稀释气0.01L/min，氧气 0.3L/min，氮气 2.2L/min。沉积结束后样品随炉冷却退火。纯铝表面不可避免存在氧化层，表面生成过渡层有两种方式：一种是硅烷分子被运输到基底表面时直接与表面的氧化铝中的氧键连接；另一种是生成的硅氧化物中不饱和硅悬挂键与氧化铝中的氧键连。这两种方式均由氧原子过渡，由于 Al-O 与 Si-O键合能均非常高，键合非常稳定，所以在宏观的表现上铝基底与氧化硅薄膜之间结合力良好。膜层中富余铝的存在方式及其对性能的影响有待进一步研究 5。Silicon atomsAluminum atomsOxygen atomsHydrogen atoms图 3.3 原子结构示意图3.2.2 静电键合技术静电封接又称阳极键合，是 1969 年提出的，目前在微惯性传感器中得到了应用，它能将金属和玻璃、合金与半导体、玻璃与半导体直接封接在一起，而不用任何粘接剂。本科毕业设计（论文）硅的键合工艺必须满足：1. 抛光的二基片表面必须紧密接触；2. 界面外的氧化硅原子能形成稳定的键，包括氧化硅基片键合前的预处理（静面抛光与清洗）以及将二键合的硅片对准贴合，然后在氮和氧气中经数小时的高温退火，因而预处理及高温退火的温度和时间是键合的主要的工艺参数，其缺点是为获得高的键合强度需加热到相当高的键合温度。下面是静电键合原理图：铝板氧化硅加热板+A 弹性探针3.1 静电键合工艺原理图静电键合工艺流程：静电键合时，把氧化硅摆片放在加热台上，铝极板放在氧化硅摆片上，位对准后，进行加热， ，温度升到一定的温度，预热，然后把正电极接到氧化硅摆片上，负电极接到铝上，负电极为有弹性的探针，可以给键合片施加压力。加上约适当的直流电压，观察外加电路中电流的变化，若电流上升到最大值后，开始逐渐减小，就可判断键合已经完成。静电键合内在的原理：阴极板：铝阳极板：氧化硅本科毕业设计（论文）加电压后，Al 中的电子向阳极移动，Al 原子核与最外层电子的键断开，形成电离。于是 Al+3 拉动 SiOx 中的 O，与其结合，并发生电化学反应，形成 AlOSi。这样 O在中间形成耗尽层，并且由 O 过渡，将 Al、Si 连接在一起，此键使铝、氧化硅界面形成良好的连接 6。键合模型图：铝氧化硅键合面水银2mm5mm图 3.2 键合模型示意图由此可见硅在我们的内部封装中起了决定性的作用，它既起着连接作用，又充当绝缘物质，同时它还作为电容介质存在。在传感器发展的同时，人们一直在研究硅这种“中性材料” 。当今，微机电系统的封装主要就是靠这种物质作为基础，下面我们将具体的阐述一下硅的一些相关技术。3.3 硅薄膜生成技术3.3.1 热氧化法 热氧化法是一种完全不同于真空薄膜淀积的薄膜制备方法，其主要过程：（1）氧化剂（O 2/H2O）以气态形式到达硅片表面（2）氧化剂在固态介质（SiO 2）中扩散到Si（ 3）氧化剂和 Si 发生反应。本科毕业设计（论文）从上面过程中可以看出热氧化法制备薄膜的过程中存在一个反应物在固态介质中输运的过程，因此其反应机理完全不同于前面提到的真空淀积法，对于反应物在 SiO2中输运的过程存在一些争论，有的学者认为是 Si 原子透过 SiO2 运动到表面和 O 原子发生反应形成 SiO2，也有的学者认为是氧原子透过 SiO2 和下面的 Si 发生化学反应形成SiO2，近年来建立在后一种假设的 Grove and deal 模型逐渐被大家所接受。热氧化法制备的薄膜比其他方法制备的薄膜都要致密。热氧化法可以分为干法氧化和湿法氧化，反应温度为 9001200，干法氧化的到的薄膜要比湿法氧化的薄膜致密。3.3.2 物理气相沉积 所谓 PVD 是原子直接以气态形式从淀积源运动到衬底表面从而形成固态薄膜。它是一种近乎万能的薄膜技术，应用 PVD 技术可以制备化合物、金属、合金等薄膜，PVD 主要可以分为蒸发淀积、溅射淀积。蒸发淀积是将源的温度加热到高温，利用蒸发的物理现象实现源内原子或分子的运输，因而需要高的真空，蒸发淀积中应用比较广泛的热蒸发和电子束蒸发。电子束蒸发和热蒸发主要是加热方式不同，热蒸发的特点是工艺简单、成本低，由于热蒸发的受自身的加热方式限制，很难达到很高的温度，因此不适合制备难熔金属和一些高熔点的化合物，同时因为热蒸发是通过加热坩埚来加热坩埚内的金属，而坩埚在高温下会也会存在蒸发现象，所以热蒸发的最大的缺点是淀积过程中容易引入污染。电子束蒸发最大的优点是几乎不引入污染。因为其加热方式是电子束直接轰击金属，同时电子束蒸发可以制备更多种类的薄膜，唯一的缺点是在淀积过程中会有 X 射线产生。溅射可以分为直流溅射、直流磁控溅射、射频溅射、溅射主要利用惰性气体的辉光放电现象产生离子，用高压加速离子轰击靶材产生加速的靶材原子从而淀积在衬底表面，溅射技术的最大优点是理论上它可以制备任何真空薄膜，同时在台阶覆盖和均匀性上要优于蒸发淀积。当然，除了上文介绍的主流PVD，还有激光脉冲淀积、等离子蒸发、分子束外延等补充形式。3.3.3 化学气相沉积从 1857 年 Faraday 第一次观察到薄膜淀积的现象到现在，薄膜制造技术得到广泛的应用，从最早应用在玩具和纺织行业，到现在无所不在的集成电路，薄膜制备技术几乎渗透到我们日常生活的每个角落，据统计仅薄膜设备一项，全球每年的销售额可以达到数百亿美元，而应用这些薄膜设备制造的产品销售额要在 100 倍以上，不但应用广泛，薄膜淀积的技术也飞速进步，发展了很多种类，IC 制造行业每 5 年就会更新本科毕业设计（论文）一次设备，这其中有大量薄膜制备设备，薄膜淀积的面积从最初 50mm（2 英寸）到300mm（12 英寸） ，薄膜厚度从零点几个纳米到几个毫米，可见薄膜制备技术一直在飞速的进步，相应的理论研究非常深入和广泛，从经典的热力学理论到建立在原子级观测的成核理论，几乎涉及到薄膜科学的每个方面，MEMS 中的平面工艺可以说是薄膜淀积技术和光刻、刻蚀技术的组合，掩蔽层、牺牲层、LIGA 技术中的电镀都离不开薄膜制备技术。我们可以将水银电容加速度计看作 MEMS。MEMS 中使用的薄膜制备可分为如下 4 类：（1）真空薄膜制备技术，主要包括：Physical Vapor Deposition （PVD ）原子直接通过气相从源到达衬底的表面，PVD 和Chemical Vapor Deposition（CVD）-通过化学反应在衬底上形成薄膜；（2）热氧化法；（3）水溶液薄膜淀积即所谓的电镀技术plating；（4）物理淀积（spin on、 solgel） ，可以看出 MEMS 中的薄膜制造技术，除了电镀技术都来自于传统的 IC 制造工艺。CVD 一词最早出现在 20 世纪 6O 年代，所谓 CVD 是反应物以气态到达加热的衬底表面发生化学反应，形成固态薄膜和气态产物。利用化学气相淀积可以制备，从金属薄膜也可以制备无机薄膜。化学气相淀积种类很多，主要有：常压 CVD（APCVD） ，低压 CVD（LPCVD ） 、超低压 CVD（VLPCVD ） 、等离子体增强型 CVD（PECVD） 、激光增强型 CVD（LECVD） ，金属氧化物 CVD（MOCVD） ，其他还有电子自旋共振CVD（ ECRCVD） 、汽相外延（ VPE）等方法，按着淀积过程中发生化学的种类不同可以分为热解法、氧化法、还原法、水解法、混合反应等。CVD 制备的薄膜最大的特点是致密性好、高效率、良好的台阶覆、孔盖能力、可以实现厚膜淀积、以及相对 PCV的低成本；缺点是淀积过程容易对薄膜表面形成污染、对环境的污染等，常压CVD（ APCVD）的特点是不需要很好的真空度、淀积速度非常快、反应受温度影响不大，淀积速度主要受反应气体的输运速度的影响。LPCVD 的特点是其良好的扩散性（宏观表现为台阶覆盖能力） ，反应速度主要受淀积温度的影响比较大，另外温度梯度对淀积的薄膜性能（晶粒大小、应力等）有很大的影响。PECVD 最大的特点是反应温度低（200400）和良好的台阶覆盖能力，可以应用在 AL 等低熔点金属薄膜上淀积，主要缺点是淀积过程引入的粘污；温度、射频、压力等都是影响 PECVD 工艺的重要因素。MOCVD 的主要优点是反应温度低，广泛应用在化合物半导体制备上 7-9。本科毕业设计（论文）3.4 硅键合技术3.4.1 静电键合静电键合(EB) 又称电场辅助键合或阳极键合 ，1969 年即有报道，这种技术将玻璃与金属或体 Si 等半导体键合起来而不用粘合剂 ，键合界面气密性和稳定性 良好。键台条件是，硅片接阳极，玻璃接阴极，温度 300400 ，偏压 5001000 V (与玻璃厚度和表面平整度等有关 )。要使键合良好， Si 片和玻璃的表面粗糙度尽可能小 ，颗粒尽可能少 ，材料热膨胀系数相近 ，Si 片上氧化层 02 um。这种技术也可以在真空下进行，称为真空 EB。EB 材料一般用作衬底 ，有时也用作封盖。近几年来伴随反应离子深刻蚀技术的突破，利用 EB 技术制造 MEMS 的兴趣大增 ，一则可以获得更厚的机械结构(作为加速度计和陀螺 ，希望有厚微结构 )，二则可以不做牺牲层。3.4.2 Si 片直接键合Si 片直接键合(SDB)又称硅片熔融键合。这种技术不用粘合剂，在 8001100下几小时将两片抛光片键台起来，键合强度随温度升高而增强 ，界面气密性和稳定性良好。要使键合良好，Si 片表面需先经特殊处理，还要非常平整，没有任何颗粒 (包括悬浮颗粒) ，氧化层尽量薄。没有氧化层 、非常清洁的 Si 片可在 250键合 ，键合强度高 ；有了氧化层则必须 在高温下键合。由于对表面要求特别高，SDB 一般用于键合抛光体 Si 做成 SOI 材料而不用于封装 MEMS，有时用 EB 材料做成 SOI 材料代替，除非对键合材料应力匹配要求特别高。 3.4.3 界面层辅助键合界面层辅助键合(IAB) 技术是在两材料间加一层界面层起辅助键合作用，再用 EB或加热将单独用 EB 或加热不能键台的两种体材料键合起来。为了提高 MEMS 在恶劣环境中抗腐蚀性，有时用 Si3N4 薄膜，因此需要体 Si 或玻璃与 Si3N4 薄膜键合。有文献表明。在 400中将体 Si 与 Si 薄膜体 Si 键合，必须采取措施。表 1 系采取氧处理 (湿氧 、RIE 或 去胶系统处理 )对 Si3N4 薄膜表面进行材料改性，生成非常薄氮氧化硅膜(SixOyNz)，然后再用 EB 对这两种材料键合，溅射玻璃薄膜于 Si3N4 表面，成为实际是体 Si 与玻璃薄膜 EB 键合 10-12。表 3.1材料 1 材料 2 键合条件 键合强度 / 键合比率 / %本科毕业设计（论文）MpSi 湿氧处理Si3N4 薄膜 / Si23 100Si RIE 处理Si3N4 薄膜 / SIEB 800V 4008 80Si 溅射玻璃薄膜 / Si3N4 薄膜 / SIEB 400 1020 80Al / 玻璃 Si3N4 薄膜 / 多晶 SiRTP 750 玻璃 200nm Si3N4薄膜 / 玻璃EB 700V 400 10 破坏断裂面只发生在玻璃上4 外部封装4.1 外部封装方案本人对外部封装的 PCB 板组装提出三种方案，分别称为引线方案、贴装方案和嵌入方案。我们要指出：这里的外部封装指的是 PCB 的引线及组装，外壳封装我们将在第五章介绍。4.1.1 方案一引线方案：本科毕业设计（论文）将已经封装好的立方体固定在 PCB 板上，事先在 PCB 板与立方体接触面下刻出一道槽，作为立方体底面引线用。其余五个面是裸露在外面的，然后用金线将焊盘与其分别键合。PCB 板立方体焊盘图 4.1 引线方案示意图4.1.2 方案二贴装方案：这一方案的思想基础是 SMT 封装技术，我们