QuartusII应用向导.ppt

1 EDA技术实用教程 第4章QuartusII应用向导 结合实验设备 主要介绍QuartusII6 0集成开发环境 注 第四版教材介绍的QuartusII9 0 4GB 更高硬件环境 与6 0基本类似 本章以 例3 19 2 带有异步复位和同步时钟使能的十进制加法计数器 介绍QuartusII下操作流程 2 79 4 1基本设计流程 KX康芯科技 图4 1选择编辑文件类型 4 1 1建立工作库文件夹和编辑设计文件 以例4 19 2 给出的程序为例 通过其实现流程 详细介绍QuartusII的重要功能和使用方法 1 新建一个文件夹 首先可以利用Windows资源管理器 新建一个文件夹 这里假设本项设计的文件夹取名为CNT10B 在D盘中 路径为D CNT10B 注意 文件夹名不能用中文 也最好不要用数字 2 输入源程序 然后在VHDL文本编译窗中输入 键入 例4 19 2 所示的VHDL示例程序 图4 2 1 新建一个文件夹 2 输入源程序 3 文件存盘 图4 2编辑输入源程文序并存盘 2 输入源程序 打开QuartusII 选择菜单File New 在New窗口中的DeviceDesignFiles中选择编译文件的语言类型 这里选择VHDLFile 如图4 1所示 3 文件存盘 选择File SaveAs命令 找到已设立的文件夹D CNT10B 存盘文件名应该与实体名一致 即CNT10 VHD 当出现问句 Doyouwanttocreate 图4 2 时 若单击 是 按钮 则直接进入创建工程流程 若单击 否 按钮 可按以下的方法进入创建工程流程 本示例说明中选择 否 3 79 4 1基本设计流程 KX康芯科技 图4 2利用 NewPrejectWizard 创建工程cnt10 4 1 2创建工程 任何一项设计都是一项工程 Proiect 都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹 此文件夹将被EDA软件默认为工作库 WorkLibrary 利用NewPreiectWizard工具选项创建此设计工程 即令顶层设计cnt10 vhd为工程 并设定此工程的一些相关的信息 如工程名 目标器件 综合器 仿真器等 1 打开建立新工程管理窗口 选择菜单File NewPrejectWizard命令 即弹出 工程设置 对话框 图4 2 单击此对话框最上一栏右侧的 按钮 找到文件夹D CNT10B 选中已存盘的文件CNT10 VHD 一般应该设顶层设计文件为工程 再单击 打开 按钮 即出现如图4 2所示的设置情况 其中第一行的D CNT10B表示工程所在的工作库文件夹 第二行的CNT10表示此项工程的工程名 工程名可以取任何其他的名 也可直接用顶层文件的实体名作为工程名 在此就是按这种方式取的名 第三行是当前工程顶层文件的实体名 这里即为CNT10 1 打开建立新工程管理窗口 4 79 2 将设计文件加入工程中 4 1基本设计流程 KX康芯科技 图4 3将所有相关的文件都加入进此工程 4 1 2创建工程 2 将设计文件加入工程中 单击图4 2下方的Next按钮 打开如图4 3所示的对话框 在在该对话框中单击File栏的 按钮 打开与工程目录窗口 以便选择相关的VHDL文件后加进此工程 文件加入工程的方法有两种 第一种是单击AddAll按钮 将设定的工程目录中的所有VHDL文件加入到工程文件栏中 第二种方法是单击 Add 按钮 从工程目录中选出单个的VHDL文件 Filename 栏的文件名 5 79 4 1基本设计流程 KX康芯科技 图4 4选择目标器件EP2C5T144C8 4 1 2创建工程 3 选择目标芯片 单击图4 3的Next按钮 打开图4 4选择目标芯片窗口 首先 在Family栏选芯片系列 在此选CycloneII系列 然后 通过图4 4所示窗口右边的三个列表窗口过滤选择 分别选择Package为TQFP Pin为144和Speed为8 最后 选择CycloneII系列具体芯片EP2C5T144C8 这里T144表示TQFP封装引脚数目 C8表示速度级别 32位计数器的等效工作频率达300MHz 3 选择目标芯片 6 79 4 1基本设计流程 KX康芯科技 选择仿真器和综合器类型窗口 4 1 2创建工程 4 选择仿真器和综合器类型 单击图4 4所示的Next按钮 弹出下述选择仿真器和综合器类型的窗口 如果都选默认的 不做任何打勾选择 表示选QuartusII中自带的仿真器和综合器 5 工具设置 如果选其他EDA工具 将打勾选择 可有三项选择 EDAdesignentry synthesistool 用于选择输入的HDL类型和综合工具 EDAsimulationtool 用于选择仿真工具 EDAtiminganalysistool 用于选择时序分析工具 4 选择仿真器和综合器类型 4 工具设置 7 79 4 1基本设计流程 KX康芯科技 工程创建摘要窗口 4 1 2创建工程 6 结束设置 在选择仿真器和综合器类型窗口下 单击Next按钮后即弹出 工程设置统计 窗口 上面列出了此项工程相关设置情况 最后单击Finish按钮 即已设定好此工程 并出现CNTIO的工程管理窗口 或称CompilationHierarchies窗口 主要显示本工程项目的层次结构和各层次的实体名 单击Next按钮 弹出工程建立摘要窗口 然后 单击Finish按钮 完成工程创建 5 结束设置 8 79 4 1基本设计流程 KX康芯科技 图4 4a将Max plusII工程转换为QuartusII工程 4 1 2创建工程 7 工程转换 选择File菜单 ConvertMax plusIIProject命令 在弹出的如图4 4a所示对话框 单击 按钮 打开ax plusII工程所在路径文件夹 从Max plusII工程文件夹中 选择需要转换的的分配与配置文件 acf 单击 OK 按钮后即可转换为QuartusII工程 6 工程转换 9 79 4 1基本设计流程 KX康芯科技 图4 5选择目标器件EP2C5T144C8 4 1 3编译前设置 1 选择FPGA目标芯片 目标芯片的选择也可以这样来实现 选择Assignmemts菜单 Settings项 在弹出的对话框中 图4 5 选择左侧Category栏下的Device项 在右侧打开目标芯片选择卡片页 与图4 4选择目标器件窗口相同 然后 可按图4 4所示选择 1 选择FPGA目标芯片 10 79 4 1基本设计流程 图4 6选择配置器件的工作方式 4 1 3编译前设置 2 选择配置器件的工作方式 在图4 5中 单击的Device PinOptions按钮 弹出Device PinOptions窗口 图4 6 首先选择General卡片页 然后 在Options栏内选中Auto restartconfigurationaftererror 在出错后 自动重新配置FPGA 最后 输入JTAG用户编码 注意窗口下方 将随鼠标单击的项目名而显示对应的帮助说明 用户可随时参考 2 选择配置器件的工作方式 11 79 4 1 3编译前设置 4 1基本设计流程 3 选择配置器件和编程方式 在图4 6中 选中Configuration卡片页 出现下述所示窗口 在下方的Generatecompressedbitstreams处选择打勾 希望对编程配置文件能在压缩后下载进配置器件中 就能产生用于EPCS的POF压缩配置文件 配置模式可选择ActiveSerial 这种方式只对专用的Flash技术的配置器件进行编程 选择配置器件为EPCS1注意 在选择了AS ActiveSerial 模式后 必须在Configurationdevice项中选择配置器为EPCS1或EPCS4 3 选择配置器件和编程方式 12 79 4 1基本设计流程 图4 7指定nCEO脚为普通I Opin 4 1 3编译前设置 在图4 6所示窗口 打开双目标端口设置页 图4 7 选项卡 将nCE0原来的 Useasprogrammingpin 改为 UseasregularI O 这样可以将此端口也作普通I O口来用 注 仅用于CycloneII系列以后的目标芯片 13 79 4 1基本设计流程 KX康芯科技 4 1 3编译前设置 4 1 选择输出设置 用于CPLD编程 在图4 6中 选择ProgrammingFiles卡片页 打开下述窗口 选中Hexadecimal Intel Format outputfile 即在生成下载文件的同时 产生二进制配置文件singt hexout 并设地址起始为0的递增 Up 方式 此文件可用于单片机或CPLD与EPROM构成的FPGA配置电路系统 4 1 选择输出设置 4 选择目标器件引脚端口状态 14 79 4 1基本设计流程 KX康芯科技 4 1 3编译前设置 4 2 选择目标器件闲置引脚的状态 在图4 6窗口中 选择的UnusedPins卡片页 打开下述窗口 根据实际需要选择目标器件闲置引脚的状态 可选择为输入状态 Asinputtri stated 呈高阻态 推荐此项选择 或输出状态 呈低电平 或输出不定状态 或不做任何选择 4 2 选择目标器件闲置引脚的状态 15 79 4 1基本设计流程 KX康芯科技 4 1 3编译前设置 4 3 选择引脚的电容装载配置 在图4 6窗口中 选择的CapacitiveLoading卡片页 打开下述窗口 可选择输入LVTTL类型的引脚电容2pF 以便消除仿真时出现的警告错误 4 3 选择引脚的电容装载配置 16 79 4 1基本设计流程 KX康芯科技 4 1 3编译前设置 5 选择确认VHDL语言版本 5 选择确认VHDL语言版本 在 settings 窗口下 点击Analysis SynthesisSettings下的VHDLInput项 在左侧打开 VHDLInput 内容 然后选择VHDL 1993项 17 79 KX康芯科技 图4 8全程编译后 出现报错信息 4 1 4全程编译 QuartusII编译器是由一系列处理模块构成的 这些模块负责对设计项目的检错 逻辑综合 结构综合 输出结果的编辑配置 以及时序分析 同时产生多种用途的输出文件 如功能和时序信息文件 器件编程的目标文件等 编译器首先检查出工程设计文件中可能的错误信息 供设计者排除 然后产生一个结构化的以网表文件表达的电路原理图文件 编译前 选择Processing菜单 StartCompilation项 启动全程编译 打开图4 8所示窗口 编译过程中要注意工程管理窗口下方的Status窗口中的编译信息 编译结束后 弹出出错或成功窗口 编译后 对于Processing窗口显示出的语句格式错误 可双击此条文 即弹出对应的vhdl文件 在深色标记条处即为文件中的错误 再次进行编译直至排除所有错误 18 79 KX康芯科技 图4 8全程编译成功后 报出信息 4 1 4全程编译 如果编译成功 可以见到如图4 8所示的工程管理窗口左上角显示了工程CNT10的层次结构和其中结构模块耗用的逻辑宏单元数 共5LCs 在此栏下是编译处理流程 包括数据网表建立 逻辑综合 适配 配置文件装配和时序分析等 最下栏是编译处理信息 中栏 CompilationReport栏 是编译报告项目选择桨单 单击其中各项可以详细了解编译与分析结果 19 79 选择编辑矢量波形文件 4 1 5时序仿真 4 1基本设计流程 对工程编译通过后 必须对其功能和时序性质进行仿真测试 以了解设计结果是否满足原设计要求 1 打开波形编辑器 选择菜单File New项 在New窗口中选择OtherFiles中的VectorWaveformFile 图4 9 单击OK按钮 即出现空白的波形编辑器 图4 9 注意将窗口扩大 以利观察 图4 9激励信号波形编辑器 1 打开波形编辑器 20 79 KX康芯科技 图4 10设置仿真时间长度 4 1 5时序仿真 4 1基本设计流程 2 设置仿真时间区域 在Edit菜单中选择EndTime项 弹出图4 10的窗口 在Time栏处输入50 单位选 us 整个仿真域的时间即设定为50us 单击OK按钮 结束设置 2 设置仿真时间区域 21 79 KX康芯科技 vwf激励波形文件存盘窗口 4 1 5时序仿真 4 1基本设计流程 3 波形文件存盘 选择File中的Saveas项 打开 保存为 窗口 将以默认名singt vwf改为CNT10 vwf的波形文件 单击 OK 按钮 将CNT10 vwf存入文件夹d cnt10b中 3 波形文件存盘 22 79 KX康芯科技 图4 11打开信号节点查询窗口 4 将工程CNT10的端口信号节点选入波形编辑器中 4 1基本设计流程 4 将工程CNTl0的端口信号节点选入波形编辑器中 首先选择View UtilityWindows NodeFinder命令 图4 11 弹出的对话框如图4 12所示 4 1 5时序仿真 图4 11打开信号节点查询窗口 23 79 图4 12向波形编辑器拖入信号节点 方法2 4 1 5时序仿真 4 将工程CNT10的端口信号名选入波形编辑器中 首先选择View菜单中UtilityWindows项的NodeFinder选项 弹出的Filter对话框如图4 12所示 在Filter框中选Pins all 通常已默认选此项 然后单击List按钮 于是在下方的NodesFound窗口中出现设计中的CNTl0工程的所有端口引脚名 最后 用鼠标将重要的端口名CLK EN RST COUT和输出总线信号CQ分别拖到波形编辑器 结束后 关闭NodesFound窗口 4 将工程CNT10的端口信号名选入波形编辑器中 方法1 24 79 图4 13设置时钟CLK的周期 4 1 5时序仿真 4 1基本设计流程 5 编辑输入波形 输入激励信号 单击图4 14所示窗口的时钟信号名CLK 使之变成蓝色条 再单击左列的时钟设置键 打开图4 13所示窗口 在Clock窗口中设置CLK的时钟周期为2us Clock窗口中的Dutycycle是占空比 默认为50 即50 占空比 单击OK按钮 结束设置 5 编辑输入波形 输入激励信号 25 79 KX康芯科技 图4 14设置好的激励波形图 选择总线数据格式 4 1 5时序仿真 4 1基本设计流程 6 总线数据格式设置和参数设置 在图4 14所示窗口中 单击输出信号CQ左边的 号 则能展开此总线中的所有信号 如果双击CQ左边的 号左边的信号标记 将弹出对该信号数据格式设置的对话框 图4 16 在该对话框的Radix栏有四种选择 这里可选择无符号十进制整数UnsignedDecimal表达方式 单击OK按钮 结束设置 6 总线数据格式设置和参数设置 26 79 KX康芯科技 图4 15设置输入 总线 数据 4 1 5时序仿真 4 1基本设计流程 6 总线数据格式设置和参数设置 对于多位总线数据输入 例3 20的加载输入数据DATA 用格式刷工具在需要输入数据区域 用鼠标在某一数据区拖拉出一块蓝色区域 然后单击左侧工具栏的问号 按钮 在弹出的窗口 图4 15 键入数据 例如 5 27 79 KX康芯科技 图4 16设置好的vwf仿真激励波形文件图 4 1 5时序仿真 4 1基本设计流程 设置EN和RST 用 按钮 电平格式刷 再分别设置EN和RST的电平 设置好的激励信号波形如图4 16所示 最后对波形文件再次存盘 设置EN和RST 6 总线数据格式设置和参数设置 28 79 KX康芯科技 图4 17选择仿真模式 4 1 5时序仿真 4 1基本设计流程 7 仿真器参数设置 选择菜单Assignment中的Settings 打开图4 17所示Settings窗口 在该窗口左侧 选择Category SimulatorSettings 在右侧的Simulationmode项下选择Timing 选择时序仿真 选择仿真激励文件名CNTl0 vwf 选中Simulationcoveragereporting 选中毛刺检测Glitchdetection 宽度为1ns 单击OK按钮结束设置 7 仿真器参数设置 29 79 KX康芯科技 图4 18仿真波形输出报告 SimulationReport 4 1 5时序仿真 4 1基本设计流程 8 启动仿真器 在菜单Processing项下选择StartSimulation 直到出现Simulationwassuccessful窗口 单击 确认 按钮结束仿真 9 观察仿真结果 仿真波形文件 SimulationREPORT 通常会自动弹出 图4 18 注意 波形编辑文件 vwf 与波形仿真报告文件 SimulationREPORT 是分开的 如果在启动仿真运行后 并没有出现仿真完成后的波形图 而是出现文字 Can topenSimulationREPORTWindow 但报告仿真成功 则可自己打开仿真波形报告 选择Processing菜单 SimulationREPORT 8 启动仿真器 30 79 KX康芯科技 4 1 5时序仿真 4 1基本设计流程 选择全时域显示 如果无法展开波形显示时间轴上的所有波形图 可以右键单击波形编辑器中任何位置 这时再选择弹出窗口的Zoom项 在出现的下拉菜单中选择 FitinWindow 选择全时域显示 31 79 KX康芯科技 图3 14例3 22工程的RTL电路图 cnt10 4 1 6应用RTL电路图观察器 应用RTL电路图观察器 QuartusII可实现硬件描述语言对应电路图的生成 操作如下 选中Tools菜单中的NetlistViewers项 然后选择子菜单的RTLViewer项 打开cnt10工程的RTL电路图窗口 对于较复杂的RTL电路 可利用功能过滤器Filter简化电路 即用右键单击该模块 在弹出的下拉菜单中选择Filter项的Sources或Destinations 由此产生相应的简化电路 应用RTL电路图观察器 32 79 附录 图F 5GW48实验系统模式5实验电路图 4 2引脚设置与硬件验证4 2 1引脚锁定 CLOCK0CLOCK2CLOCK5CLOCK9 在此选择GW48 EDA系统的电路模式5 通过查阅附录有关芯片引脚对照表 确定引脚分别为 主频时钟CLK接CLOCK0 第91脚 可接在4Hz上 计数使能EN可接电路模式5的键1 PIO0对应第143脚 复位RST则接电路模式5的键2 PIO1对应第144脚 注意键序与引脚号码并无对应关系 溢出COUT接发光管D1 PIO8对应第25脚 4位输出数据总线CQ 3 0 可由数码1来显示 通过分别接PIO19 PIO18 PIO17 PIO16 对应引脚编号分别为44 43 42 41 为了能对计数器 CNT10 VHD 进行硬件测试 应将其输入输出信号锁定在芯片确定的引脚上 编译后下载 当硬件测试完成后 还必须对配置芯片进行编程 完成FPGA的最终开发 实验附注资料 33 79 4 2引脚设置与硬件验证4 2 1引脚锁定 表4 1基于GW48 EDA的系统电路模式5的计数器CNT10端口引脚锁定表 确定了锁定引脚编号后就可以完成以下引脚锁定操作了 基于GW48 EDA系统 实验箱 目标芯片CycloneIIEP2C5TC144 电路模式5 对计数器 CNT10 VHD 进行硬件测试 通过查阅实验附注资料有关芯片引脚对照表 求得对计数器 CNT10 VHD 进行硬件测试的各端口引脚锁定表4 1 34 79 KX康芯科技 图4 20利用AssignmentEditor编辑器锁定FPGA引脚 4 2 1引脚锁定 4 2引脚设置与硬件验证 1 假设现在已打开CNTl0工程 如果刚打开QuartusII 应在菜单File中选择OpenProject项 并单击工程文件CNTl0 打开此前已设计好的工程 2 打开引脚配置编辑窗口 选择Assignments菜单中的AssignmentEditor项 打开图4 20所示的AssignmentEditor编辑窗口 在Category栏中选择Pin 或直接单击右上侧的Pin按钮 1 打开CNTl0工程 2 打开引脚配置编辑窗口 35 79 KX康芯科技 图4 19表格式引脚锁定窗口 4 2 1引脚锁定 4 2引脚设置与硬件验证 3 配置引脚 在图4 19窗口下 双击 TO 栏下的 new 在所有信号出现的如图4 19所示的下拉栏中 分别选择本工程要锁定的端口信号名 然后双击对应的Location栏的 new 在出现的下拉栏中 选择对应端口信号名的器件引脚号 AssignmentEditor窗口中还能对引脚做进一步的设定 如在I OStandard栏 配合芯片的不同的I OBank上 加载的VCCIO电压 选择每一信号的I O电压 在Reserved栏 可对某些空闲的I O引脚的电气特性做设置 而在SignalProbe 等选择栏 可对指定的信号做探测信号的设定 4 最后存储这些引脚锁定的信息后 必须再编译 启动StartCompilation 一次 才能将引脚锁定信息编译进编程下载文件中 此后就可以准备将编译好的SOF文件下载到实验系统的FPGA中去了 3 配置引脚 36 79 KX康芯科技 图4 21利用NodeFinder工具选择需要锁定引脚的信号 4 2 1引脚锁定 4 2引脚设置与硬件验证 3 双击TO栏的 new 选择如图4 2l所示的NodeFinder 单击List按钮 双击左栏需锁定的信号名 这些信号即跳到右栏 单击OK按钮后 这些信号名即进入信号编辑栏 图4 19 最后在表框中分别键入需要锁定的端口引脚名 37 79 ByteBlasterMV LPT1 图4 22选择编程下载文件 4 2 2编译文件下载 4 2引脚设置与硬件验证 1 打开编程窗和配置文件 首先将实验系统和并口通信线连接好 打开电源 在菜单Tool中选择Programmer 弹出如图4 22所示的编程窗口 在Mode栏中有四种编程模式可以选择 JTAG PassiveSerial ActiveSerial和In Socket 为了直接对FPGA进行配置 在编程窗的编程模式Mode中选JTAG 默认 并选中打勾下载文件右侧的第一小方框 注意要仔细核对下载文件路径与文件名 如果此文件没有出现或有错 单击左侧AddFile按钮 手动选择配置文件CNT10 sof 1 打开编程窗和配置文件 38 79 KX康芯科技 图4 23加入编程下载方式 4 2 2编译文件下载 4 2引脚设置与硬件验证 2 设置编程器 在图4 23窗口内单击HardwareSetup按钮 在弹出图5 26的HardwareSetup对话框中选择HardwareSettings卡片页 再双击此页中的选项ByteBlasterMV 之后单击Close按钮关闭对话框 这时在图5 25窗口右上方显示ByteBlasterMV LPT1 2 设置编程器 1 39 79 图4 23加入编程下载方式 KX康芯科技 图4 23a双击选中的编程方式名 4 2 2编译文件下载 4 2引脚设置与硬件验证 如果在图4 23窗口的Currentlyselected栏显示NoHardware 则须加入下载方式 即单击AddHardware钮 在弹出的窗口中选择设定后 单击OK 再在图4 23a所示的窗口双击ByteBlasterMV 使Currentlyselected右侧显示ByteBlasterMV LPT1 NoHardware 2 设置编程器 2 40 79 KX康芯科技 图4 24检测实验板上的FPGA器件和编程下载窗 4 2 2编译文件下载 4 2引脚设置与硬件验证 2a 选择编程器 究竟显示哪一种编程方式 ByteBlasterMV或ByteBlasterII 取决于QuartusII对实验系统上的编程口的测试 以GW48 EDA系统为例 若对此系统左侧的JP5跳线选择Others 则当进入QuartusII菜单Tool 打开Programmer窗口后 将显示ByteBlasterMV LPT1 如图4 22所示 而若对JP5跳线选择ByBtII 则当进入菜单Tool 打开Programmer窗口后 将显示ByteBlasterIl LPT1 如图4 24所示 最后单击下载标符Start按钮 即进入对目标器件FPGA的配置下载操作 当Progress显示出100 以及在底部的处理栏中出现 ConfigurationSucceeded 时 表示编程成功 注意 如果必要 可再次单击Start按钮 直至编程成功 2a 选择编程器 配置下载 如果下载线连接号 单击AutoDelect按钮 可检测出实验箱 或开发板 板上目标芯片型号 41 79 KX康芯科技 图4 22aByteBlasterII接口AS模式编程窗口 4 2 3AS模式编程 配置器件 4 2引脚设置与硬件验证 为了使FPGA在上电启动后仍然保持原有的配置文件 并能正常工作 必须将配置文件烧写进专用的配置芯片EPCSx中 EPCSx是Cyclone II系列器件的专用配置器件 Flash存储结构 编程周期10万次 编程模式为ActiveSerial AS 模式 编程接口为ByteBlasterII 1 选择编程模式和编程目标文件在如图4 22所示窗口的Mode栏 选择ActiveSerialProgramming编程模式 打开编程文件 选中文件CNT10 pof 并打勾选中三个编程操作项目 如图4 22a所示 2 选择接插模式GW48主系统上的JP5跳线接ByBtII 即选择ByteBlasterII编程方式 JP6接3 3V 适配板上的四个跳线都接插AS端 3 AS模式编程下载单击图4 22a所示窗口的Start按钮 编程成功后将在下方出现相关的信息 编程成功后FPGA将自动被EPCS器件配置而进入工作状态 此后每次上电 FPGA都能被EPCS1自动配置 进入正常工作状态 最后要将为AS模式编程而改变的短路帽跳线全部还原 1 3 选择编程模式和编程目标文件 AS模式编程下载 42 79 图4 26选择目标器件 EP2C5T144 4 2 4JTAG间接模式编程配置器件 4 2引脚设置与硬件验证 1 将SOF文件转化为JTAG间接配置文件在菜单File中选择ConvertProgramingFiles项 在弹出的ConvertProgramingFiles窗口中做如下选择 1 首先在Programmingfiletype栏选择输出文件类型为JTAG间接配置文件类型 JTAGIndirectConfigurationFile 2 然后在Configurationdevice栏选择配置器件型号 这里选择EPCS1 3 再于Filename栏键入输出文件名 如cnt10b file jic 4 单击最下方Inputfilestoconvert栏中的FlashLoader项 然后单击右侧的AddDevice按钮 这时将弹出一个如图5 30所示的SelectDevices器件选择窗口 在此窗口中首先于左栏中选定目标器件的系列 如CycloneII 再于右栏中选择具体器件 EP2CST144 单击OK按钮 结束配置器件设置 返回到下页图5 31窗口 图4 25设定JTAG间接编程文件 事实上 不用AS编程模式 而只用JTAG口也能对EPCS器件进行配置 即使用间接配置EPCS模式 方法是首先将SOF文件转化为间接配置文件 再通过JTAG口 将此文件载入FPGA中 然后利用FPGA中故有的对EPCS器件配置的结构 向该器件进行编程 43 79 图4 27选定SOF文件后 选择文件压缩 4 2 4JTAG间接模式编程配置器件 从 4 操作后 显示图4 27窗口 且FlashLoader装载到EP2C5T144 5 单击Inputfilestoconvert栏中的SOFData项 然后单击右侧的AddFile按钮 打开输入SOF文件对话框 选择CNT10 sof后 按打开按钮返回 6 考虑到EPCS1的容量比较小 需要压缩后进行转换 所以首先单击Inputfilestoconvert栏中的CNT10 sof文件名 然后单击右侧的Properties按钮 在弹出的小窗口中勾选压缩Compression 按OK返回 7 最后单击Generate按钮 即 sof生成所需要的配置芯片文件 jic 1 将SOF文件转化为JTAG间接配置文件 44 79 KX康芯科技 图4 28用JTAG模式对配置器件EPCS1进行间接编程 4 2 4JTAG间接模式编程配置器件2 下载JTAG间接配置文件 4 2引脚设置与硬件验证 2 下载JTAG间接配置文件在菜单Tool中选择Programmer 打开图4 28窗口 选择JTAG模式 加入JTAG间接配置文件cntlob file iic 做必要选择 按Start拨钮后进行编程下载 Ledwater间接配置演示 45 79 KX康芯科技 4 2 5USBBlaster编程配置器件使用方法 1 安装USBBlaster编程器驱动程序 1 安装USBBlaster编程器驱动程序 将USBBlaster编程器一端插入PC机的USB口 这时会弹出一个USB驱动程序对话框 根据对话框的引导 选择用户自己搜索驱动程序 这里假定QuartusII安装在E盘 则驱动程序的路径为E altera quartus90 drivers usb blaster 安装USBBlaster编程器驱动程序对话框 46 79 KX康芯科技 USBBlaster编程器下载测试对话框 4 2 5USBBlaster编程配置器件使用方法 略 4 2引脚设置与硬件验证 2 通过USBBlaster编程器下载测试 2 通过USBBlaster编程器下载测试 打开QuartusII及项目文件 选择编程器对话框 单击左上角的HardwareSetup按钮 在弹出的窗口中选择USB Blaster项 返回编程对话框 单击Start按钮 下载编程或配置信息 47 79 KX康芯科技 USBBlaster编程器进行嵌入式逻辑分析仪测试窗口 4 2 5USBBlaster编程配置器件使用方法 4 2引脚设置与硬件验证 3 通过USBBlaster编程器进行嵌入式逻辑分析仪测试 3 嵌入式逻辑分析仪载测试 打开逻辑分析仪测试对话框 单击左上角的Setup按钮 在弹出的窗口中选择USB Blaster项 返回逻辑分析仪测试对话框 单击下载按钮 下载配置信息 单击rRunAnalysis AutorunAnalysis按钮 观察逻辑分析仪波形窗口的波形信息 48 79 KX康芯科技 图4 29图形式引脚锁定对话框 4 2 6其他的锁定引脚方法 4 2引脚设置与硬件验证 图形方式引脚锁定 选择Assignments菜单中的Pins项 将弹出目标器件的引脚图编辑窗口 图4 29 用鼠标将编辑窗口左下侧的信号名逐个拖入右侧器件对应引脚上即可 注意 这种方法适合于引脚数量较少的目标器件 4 图形方式引脚锁定 49 79 图4 30SignalTapII编辑窗 1 打开SignalTapII编辑窗 4 3嵌入式逻辑分析仪使用方法 嵌入式逻辑分析仪可以随设计文件一并下载于目标芯片中 用以捕捉目标芯片内部信号节点处的信息 而又不影响原硬件系统的正常工作 这就是QuartusII中SignalTapII的目的 SignalTapII将测得的样本信号暂存于目标器件中的嵌入式RAM 如ESB M4K 中 然后 通过器件JTAG口将信息传出 送入计算机进行显示和分析 1 打开SignalTapII编辑窗口选择菜单File中的New项 在New窗口中选择OtherFiles中的SignalTapIIFile 单击OK按钮 即出现SignalTapII编辑窗口 图4 30 2 调入待测信号首先单击上排的Instance栏内的auto signaltap 0 更改名为cnts 建立名为cnts 下侧出现cnts栏 的一组待测信号 调入待测信号名 在下栏 cnts栏 的空白处双击 弹出NodeFinder窗口 在NodeFinder窗口单击List按钮 在该窗口左栏出现与此工程相关的所有信号 含内部信号 选择需要观察的信号名 4位总线CQ 内部4锁存器总线CQI COUT 单击OK按钮后将这些信号调入SignalTapII信号观察窗口 CLK兼作逻辑分析仪的采样时钟 被调入 2 调入待测信号 1 打开SignalTapII编辑窗口2 调入待测信号 50 79 图4 31输入逻辑分析仪测试信号 4 3嵌入式逻辑分析仪使用方法 3 SignalTapII参数设置 3 SignalTapII参数设置 单击全屏按钮和窗口左下角的Setup页 出现图4 31所示编辑窗口 首先输入逻辑分析仪的工作时钟信号Clock 单击Clock栏右侧的 按钮 出现NodeFinder窗口 在NodeFinder窗口下 选择CLK 计数器时钟逻辑分析仪采样时钟 后 单击OK按钮返回图4 31窗口 接着在Data框的Sample栏选择采样深度为1K位 最后是触发信号和触发方式选择 在Trigger框的Triggerlevels栏选择1 打勾选中Triggerin框 单击Source栏右侧的 按钮 出现NodeFinder窗口 在NodeFinder窗口下 选择EN作为触发信号后 单击OK按钮返回图5 37窗口 在Pattern栏选择上升沿触发方式 3 SignalTapII参数设置 51 79 4 文件存盘 4 3嵌入式逻辑分析仪使用方法 图4 32SignalTapII全屏编辑窗 4 文件存盘1在图4 32窗口 选择菜单File中的SaveAs项 输入此SignalTapII文件名为cnt10 stp stp1 stp默认文件名 后 单击 保存 按钮后 将出现一个提示 DoyouwanttoenableSignalTaplI 应该单击 是 按钮 表示同意再次编译时将此SignalTapII文件 核 与工程 CNTl0 捆绑在一起综合 适配 以便一同被下载进FPGA芯片中去完成实时测试任务 4 文件存盘1 52 79 图4 33设定SignalTapII与工程一同综合适配 4 文件存盘 4 3嵌入式逻辑分析仪使用方法 4 文件存盘2在图4 32窗口 出现一个提示 DoyouwanttoenableSignalTaplI 如果单击 否 按钮 则必须自己去设置 方法如下 选择菜单Assignments中的Settings项 弹出如图4 33所示的窗口 在其Category栏中选择SignalTapIILogicAnalyzer 在SignalTapIIFilename栏中选中已存盘的SignalTapII文件名 如CNT10 stp 并打勾选中EnableSignalTapIILogicAnalyzer 单击OK按钮即可 4 文件存盘2 但应该特别注意 当利用SignalTapII将芯片中的信号全部测试结束后 如在构成开发完成后的产品前 不要忘了将SignalTapII从芯片中除去 方法是在图4 33所示的窗口中关闭EnableSignalTapIILogicAnalyzer项 再编译 编程一次即可 53 79 KX康芯科技 图4 34下载cnt10 sof并准备启动SignalTapII 5 编译下载 4 3嵌入式逻辑分析仪使用方法 5 编译下载首先选择Processing菜单的StartCompilation项 启动全程编译 编译结束后 图4 34的SignalTapII观察窗口通常会自动打开 但若没有打开 可选择菜单Tools中的SignalTapIIAnalyzer 打开SignalTapII 或按Open按钮打开 接着打开实验开发系统的电源 连接JTAG口 设定通信模式 单击图5 36所示右上角的Setup按钮 选择硬件通信模式 ByteBlasterII或ByteBlasterMV 然后单击下方的Device栏的ScanChain按钮 对实验板进行扫描 如果在栏中出现板上FPGA的型号名 表示系统JTAG通信情况正常 可以进行下载 最后是在File栏选中下载文件 cnt10 sof 单击左侧的下载标号 观察左下角下载信息 下载成功后 设定实验板上的模式 模式5 和恰当的控制信号 EN 1 RST 0 使计数器工作 CLK频率可在CLOCK0处选择65536H或更高 5 编译下载 嵌入式逻辑分析仪 54 79 图4 35 图4 36SignalTapII数据窗设置后的信号波形 4 3嵌入式逻辑分析仪使用方法 6 启动SignalTapII进行采样与分析 6 启动SignalTapII进行采样与分析在图4 35所示 单击Instance名 cnts 再单击AutorunAnalysis按钮 启动SignalTapII 单击左下角的Data页和 全屏控制 按钮 然后按键1 EN 使由低到高 产生一个上升沿 作为SignalTapII的采样触发信号 这时就能在SignalTapII数据窗口通过JTAG口观察到来自实验板上FPGA内部的实时信号 图4 36 用鼠标的左键或右键放大或缩小波形 数据窗口的上沿坐标是采样深度的二进制位数 全程是1024位 前位触发在12 深度处 如果观察模拟波形数字信号 右键单击总线信号名 如CQI 在弹出下拉菜单中选择总线显示模式BusDisplayFormat为UnsignedLineChart 获得图5 41所示的模拟信号波形 注意 在以上给出的示例中 为了便于说明 SignalTapII的采样时钟选用了被测电路的工作时钟 但在实际应用中 多数使用独立的采样时钟 这样就能采集到被测系统中的慢速信号 或与工作时钟相关的信号 包括干扰信号 为SignalTapII提供独立时钟的方法是在顶层文件的实体中增加一个时钟输入端口 如语句 LOGC CLK INSTD LOGIC 在此实体中不必对其功能和连接具体定义 而在SignalTapII的参数设置中则可以选择LOGC CLK为采样时钟 6 启动SignalTapII进行采样与分析 55 79 KX康芯科技 4 3嵌入式逻辑分析仪使用方法 7 SignalTapII的其他设置和控制方法 可以设置多个嵌入式测试模块 Instance 可以为器件中的每个时钟域建立单独且唯一的逻辑分析仪测试模块 并在多个测试模块中应用不同的时钟和不同的设置 Instance管理器允许在多个测试模块上建立并执行SignalTapII逻辑分析 Instance管理器显示当前SignalTapII文件中的所有测试模块 每个相关测试模块的当前状态以及相关实例中使用的逻辑元素和存储器耗用量 测试模块管理器可以协助检查每个逻辑分析仪在器件上要求的资源使用量 可以选择多个逻辑分析仪及选择RunAnalysis Processing菜单 来同时启动多个逻辑分析仪 此外 SignalTapII的采样触发器采样逻辑级别或逻辑边缘方面的逻辑事件模式 支持多级触发 多个触发位置 多个段以及外部触发事件 可以使用SignalTapII逻辑分析仪窗口中的SignalConfiguration面板设置触发器选项 可以给逻辑分析仪配置最多十个触发器级别 使用户可以只查看最重要的数据 可以指定四个单独的触发位置 前 中 后和连续 触发位置允许指定在选定测试模块中 在触发器之前和触发器之后应采集的数据量 分段的模式允许通过将存储器分为密集的时间段 为定期事件捕获数据 而无需分配大采样深度 从而节省硬件资源 56 79 4 4编辑SignalTapII的触发信号 KX康芯科技 图4 37选择高级触发条件 在许多特殊情况下 仅利用直接获得的基本的Basic触发层次的信号 是无法从采得的数据波形中观察到所希望的信息 或找到问题脉冲所在的 这时必须选择好特定的触发条件 触发时间和触发位置 从而能采集到希望观察到的信息 QuartusII中的SignalTapII提供了编辑具有特定逻辑条件触发信号的功能 即具有编辑触发信号逻辑函数的功能 而且是用原理图方法编辑的 具体方法是 用鼠标将类似于图4 30所示的加入 测试信号 的窗口向右拉 便可看见如图4 37所示的触发层次TriggerLevels选择项 默认为Basic Basic触发层次设定的采样触发信号直接采用外部或设计模块内部的信号产生 上例中即采用了Q1 5 担任触发信号 现在在如图4 37所示的窗口选择高级Advanced触发层次 57 79 4 4编辑SignalTapII的触发信号 KX康芯科技 图4 37进入 触发条件函数编辑 窗口 为了便于说明 以下以例3 19 2 十进制计数器CNT10为例 介绍其SignalTapII的触发信号的编辑方法 当选择Advanced触发层次后 即出现如图4 37所示的触发条件函数编辑窗口 将左侧的信号名 如ENA CQI ENA是计数器的计数使能信号 CQI是计数器中的锁存器 以及下方的逻辑元件和数据元件拖入右侧的图形编辑窗口 58 79 4 4编辑SignalTapII的触发信号 KX康芯科技 图4 39编辑触发函数 对于从InputsObjects栏拖入的BusValue元件 对它双击后 可以输入数据 如用整数输入 例如整数12 触发函数的编辑情况将实时出现在编辑窗口中 其上方的 Result 给出触发函数关系 EN CQI 12 下方给出出错报告 图4 39即为编辑完成的触发函数 触发函数的触发条件方程是 触发条件 EN CQI 12 EN的触发方式为边沿或电平触发 这时的触发条件是当计数到CQI等于12时 同时满足EN的触发条件 即刻触发采样 59 79 4 5原理图输入设计方法 4 5 1层次化设计流程 1 为本项工程设计建立文件夹 假设本项设计的文件夹取名为adder 路径为 d adder QuartusII提供原理图输入设计功能具有如下优势和先进性 设计者不必具备许多诸如编程技术 硬件描述语言等知识就能迅速入门 完成较大规模的电路系统设计 能进行任意层次的数字系统设计 传统的数字电路实验只能完成单一层次的设计 能对系统中的任一层次 或任一元件的功能进行精确的时序仿真 精度达0 1ns 因此能容易地发现对系统可能产生不良影响的竞争冒险现象 通过时序仿真 能迅速定位电路系统的错误所在 并随时纠正 能对设计方案进行随时更改 并储存设计过程中所有的电路和测试文件入档 通过编译和下载 能在FPGA或CPLD上对设计项目随时进行硬件测试验证 如果使用FPGA和配置编程方式 将不会有器件损坏和损耗的问题 符合现代电子设计技术规范 1 为本项工程设计建立文件夹 60 79 图4 40原理图编辑窗口下 选择打开元件输入框 4 5原理图输入设计方法4 5 1层次化设计流程 2 输入原理图文件工程和仿真 原理图编辑输入流程如下 1 打开原理图编辑窗 打开QuartusII 选File菜单 New 在弹出的New对话框中 图4 1 选择DeviceDesignFiles页的原理图