基于fpga的数字钟控制器设计

基于FPGA的数字钟控制器设计,专 业：电子信息科学与技术,基于FPGA的数字钟控制器设计,在这快速发展的年代，时间对人们来说是越来越宝贵，在快节奏的生活时，人们往往忘记了时间，一旦遇到重要的事情而忘记了时间，这将会带来很大的损失。因此我们需要一个定时系统来提醒这些忙碌的人。数字化的钟表给人们带来了极大的方便，随时准确地知道时间并且利用时间是学习、工作、生活的必要要求。FPGA的具有集成度高、功能强、可靠性高、体积小、功耗低、使用方便、价格低廉等，所以本设计讨论的电子时钟系统就是利用FPGA制成。电子时钟与机械时钟相比具有很多优越性，首先，其主要特点是直观性，电子时钟可以通过数字显示反映出当前的时间。其次在使用寿命方面，因为电子钟不是机械驱动，所以使用寿命更长。,一、 前言,基于FPGA的数字钟控制器设计,然后在准确度方面，由于应用了电子集成电路和石英晶体振荡器，数字时钟的精准度远远超过了老式石英钟的石英机芯驱动。最后，电子时钟还能大大扩展老式钟表的功能，在准确显示时间得基础上，还可借助FPGA实现诸如闹铃、定时、自动报警等功能，研究电字时钟及其拓展电路的应用，将会对以后研究其他自动化设备产生积极意义。,二、 数字电子密码锁的设计,2.1、设计任务与要求,本设计采用EDA技术，利用硬件描述语言VHDL为系统逻辑描述手段设计电路，以Quartus II 软件为设计平台，进行基于FPGA的数字时钟电路的方案设计、程序设计输入、编译和仿真。该时钟由分频模块、键盘输入模块、控制模块、计时模块、译码显示模块、闹铃模块以及报时模块组成。该时钟使用千分频产生1HZ的时钟源，具有时、分、秒计数显示功能，以24小时循环计时并且具有清零、调节小时、分钟、整点报时和闹铃功能。,基于FPGA的数字钟控制器设计,2.2、设计方案的确定,密码锁主要由校时控制、计时电路和显示电路三部分组成。 2.2.1 键盘 校时控制模块在本系统中也就是键盘接口电路部分，可供选择的方案有独立键盘和矩阵键盘。 矩阵键盘和独立键盘相比，相对按键的键盘接口来说节省了I/O接口等特点。 因此 本设计采用一个44的通用矩阵键盘作为该设计的输入设备。,基于FPGA的数字钟控制器设计,基于FPGA的数字钟控制器设计,2.2.2 显示电路 电子密码锁的显示器件可采用LED数码管和液晶屏两种。液晶显示具有高速、高可靠性、易于扩展和升级等优点，但是普通液晶显示屏存在亮度低、对复杂环境的适应能力差等缺点，在低亮度的环境下还需加入其它辅助的照明设备，驱动电路设计相对复杂，因此本设计的显示电路仍使用通用的LED数码管。 2.2.3 计时电路 在整个电子时钟系统中，计时电路是整个系统的核心，它主要由分频模块、校时模块（键盘消抖、按键扫描、键码转换、按键连接）、整点报时和闹铃模块组成。,2.3、数字钟的工作方法,本设计主要研究基于FPGA的数字钟。该时钟由分频模块、控制模块、计时模块、译码显示模块、闹铃模块以及报时模块组成。振荡器产生稳定的高频脉冲信号，作为数字钟的时间基准，然后经过分频器输出标准秒脉冲。计时模块有秒、分、时计数器构成，秒计数器满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按照“24翻l”的规律计数。计满后各计数器清零，重新计数。计时出现误差时，可以用控制模块中的校时电路校小时、校分或校秒。在控制信号中除了一般的校时信号外，还有时钟清零信号、设闹与计时显示的切换信号。计数器的输出分别经译码器送数码管显示。显示由六位七段数码管构成，通过动态扫描译码显示，可节省I/O资源。,基于FPGA的数字钟控制器设计,三、系统设计 3.1、分频模块,该模块主要用于产生控制电路中所需的各个时序（脉冲）信号，如键盘扫描、显示动态扫描、抖动消除等。将外接的晶振进行分频，从而得到各模块所需的脉冲信号。 本系统使用的晶体振荡器电路给数字钟提供了一个频率稳定准确的1KHz的方波信号，1KHz晶振的信号接至去抖模块和动态扫描模块作为扫描信号；此分频电路输出频率为1Hz的信号，输出至秒计数模块作为时钟计时的秒基准信号。 其对应的元件及仿真波形如下：,基于FPGA的数字钟控制器设计,基于FPGA的数字钟控制器设计,分频模块元件及仿真图,仿真说明：由仿真波形可看出分频模块产生了一个1S的信号，即1HZ频率，满足程序要求。3.2、按键消抖模块 本模块用于当有按键按下时，采用软件消抖的办法去除按键抖动。模块的实现方法是先判断是否有按键按下，如有按键按下则延时一段时间，待抖动过去之后再读行线状态，如果仍有低电平行线，则确定有按键按下，然后产生一个有按键按下的信号。该模块有一个时钟输入端口，输入时钟信号是分频,基于FPGA的数字钟控制器设计,出来的1KHZ的时钟；有一个输入端口与行线相连，用于输入行线状态；一个输出端口，用于输出有按键按下的信号。其元件图及仿真波形如下所示,仿真说明：当计时达到15ms时，输出产生高电平，表示有键按下，能够实现按键消抖功能。,3.3、按键扫描模块,CLKY为输入时钟，该时钟是分频模块分出的1KHZ的时钟信号，之所以在这里采用频率高的时钟信号就是因为键扫描是,按键消抖模块元件及仿真图,一个快过程，不需要太慢的时钟。Key_pre是由去抖模块输出输出的有键按下的信号，这个信号引发按键扫描模块内部信号的变化，在该状态信号的作用下，模块可以进行键盘扫描。其元件图及仿真波形如下所示,基于FPGA的数字钟控制器设计,按键扫描模块元件及仿真图,仿真说明：当ket_pre为高电平时，表示有键按下，此时，输出端口由行输入和列输入共同决定，有仿真图可看出，ket_pre由row和com决定，满足程序要求,3.4、键码转换模块,模块主要完成从键扫描码到按键编码的转换，其元件及仿真波形如下图所示,基于FPGA的数字钟控制器设计,按键扫描模块元件及仿真图,仿真说明：由仿真结果可看出，scan_code和key_code的对应关系满足程序中的关系，所以仿真结果正确,3.5、按键连接模块,模块主要完成键盘与计时模块之间的连接，以方便用户操作，其元件与波形图如下图所示,基于FPGA的数字钟控制器设计,该模块用于秒（分）的计时，秒脉冲信号由分频模块提供，可通过键盘进行校时并为小时模块提供进位信号。其元件及仿真波形如下图所示,按键连接模块元件及仿真图,仿真说明：由仿真波形可看出不同的按键将控制不同的连接端口，因此可以控制时间的调节和复位，所以满足所需要求。,3.5、秒（分）计数模块,基于FPGA的数字钟控制器设计,秒（分）计数模块元件及仿真图,仿真说明：当rst为高电平时，秒（分）清零，因为时钟秒（分）为60时制，当秒（分）达到59时产生进位，此时dout清零，所以上图满足要求。,3.6、小时计数模块,该模块用于小时的计时，秒脉冲信号由分频模块提供，可通过键盘进行校时。其元件及仿真波形如下图所示,基于FPGA的数字钟控制器设计,小时计数模块元件及仿真图,仿真说明：当rst为高电平时，小时时钟清零，时钟为24小时，所以当时钟达到23时，系统产生进位，并将输出清零，上图满足要求。,3.7、闹钟模块,本闹钟模块是将存储的时间与当前时间比较，当两个时间相同时，输出高电平，驱动扬声器， 发出蜂鸣声。其元件及仿真波形如下图所示,基于FPGA的数字钟控制器设计,闹钟模块元件及仿真图,仿真说明：当时间达到所示闹钟时间时，dout变成高电平，同时时钟发出蜂鸣声， 上图当闹钟与当前时间相同时，dout变为高电平，满足所需要求。,3.8、整点报时模块,整点报时的原理是当分和秒均为0时，输出脉冲使闹铃报时。本模块设计了一个比较器，当分和秒都为0时，闹钟报时；否则闹钟不报时。其元件及仿真波形如下图所示,基于FPGA的数字钟控制器设计,整点报时模块元件及仿真图,仿真说明：当分和秒都为0是 ，即时钟达到整点，上图中，当秒和分都达到0是，dout输出高电平，同时产生蜂鸣声，满足整点报时要求。,3.9、动态扫描显示模块,动态扫描电路将计数器输出的8421BCD码转换为数码管所需要的逻辑状态，并且输出数码管的片选信号和位选信号。所谓动态扫描显示方式是指在显示某一位LED显示块的数据的时候，让其它位不显示，然后再显示下一位的数据，同时关闭其他显示块。这样做可以使每一个显示块显示与自己相对应的数据。只要保证每一位显示的时间间隔不要太长，,利用人眼的视觉暂留的现象，就可以造成各位数据同时显示的假象。一般每位的显示时间大约是1-l0ms。其元件及仿真波形如下图所示,基于FPGA的数字钟控制器设计,动态扫描显示模块元件及仿真图,仿真说明：将当前时间在显示器上显示出来，有上图可知，存在一定的延迟，不过总体满足所需