verilog程序设计报告

南通大学电子信息学院实验报告册实验课程名称： Verilog 程序设计 班 级： 集091 姓 名： 杨龙龙 学 号： 2011 2012 学年第 二 学期 verilog实验报告一 3/8译码器1、实验相关知识简述3/8译码器真值表 （使能端高电平有效，且输出高电平有效）inout0000010100111001011101112、实验目的及实验器材实验目的：（1）熟练使用 EDA 软件（Quartus II、ModelSim） ； （2）掌握用 Verilog HDL 实现组合逻辑电路和时序逻辑电路的方法。实验器材：微机一台，quartus软件一套3、源程序：module aa(in,out);input2:0 in;output7:0 out;reg7:0 out;always (in)case(in) 3b000: out=8b; 3b001: out=8b; 3b010: out=8b; 3b011: out=8b; 3b100: out=8b; 3b101: out=8b; 3b110: out=8b; 3b111: out=8b; default: out=8bzz;endcaseendmodule4、综合电路图：5、仿真波形图6、总结分析用时序仿真时会因器件选择的不同而产生波形的延时，换取功能仿真则不会。二 8位数据选择器1、实验相关知识简述数据选择器表达式：Y=SiAi (其中S为数据编码，A为数据选项)真值表：（使能端有效时）S2 s1 s0Out000a0001a1010a 2011a 3100a 4101a 5110a 6111a 72 实验目的及器材实验目的：掌握在 Quartus 开发环境下，运用Verilog 硬件描述语言输入法对 8 选 1多路选择器进行编译、调试和仿真的方法。要求根据使能端 en1:0的不同组合，从 8 个输入 a、b、c、d、e、f、g、h 中选择 1 个输出，输出 out 的位宽为 1 位。并分别采用 case 语句和if-else语句设计 8 选 1 多路选择器。实验器材：微机一台，quartus软件一套3、源程序：Case语句：module bb(en,a,b,c,d,e,f,g,h,out);input2:0 en;input a,b,c,d,e,f,g,h;output out;reg out;always (*)case(en)3b000: out=a;3b001: out=b;3b010: out=c;3b011: out=d;3b100: out=e;3b101: out=f;3b110: out=g;3b111: out=h;default: out=1bz;endcaseendmoduleifelse语句：module bbb(en,a,b,c,d,e,f,g,h,out);input2:0 en;input a,b,c,d,e,f,g,h;output out;reg out;always (*)if(en=3b000) out=a;else if(en=3b001) out=b;else if(en=3b010) out=c;else if(en=3b011) out=d;else if(en=3b100) out=e;else if(en=3b101) out=f;else if(en=3b110) out=g;else if(en=3b111) out=h;endmodule4、综合电路图Case语句： Ifelse语句： 5仿真波形图Case语句： Ifelse语句： 6、总结分析 1.在为编码器加入使能端en（高电平有效）后在en=0时输出应该为高阻这样才能保证在电路图中en端有效 2.无论是case还是if else语句都要设定当输入为这种极端时的输出 3.比较case与if else语句所作综合出的电路的不同：if else所综合的电路直接由非门选择直接构成，case 所综合的电路图有译码器所构成 。 三 、 挂在总线上的寄存器1、实验相关知识简述：三态总线：D触发器：表达式：Qn+1=Qn;2、实验目的及器材实验目的：掌握总线与总线操作的工作原理，以及运用Verilog HDL 进行设计、编译、调试和仿真的方法。要求设计一个挂在总线上的 32 位数据寄存器，片选信号 ce（高电平有效） ，读信号 rd（高电平有效） ，写 we 信号（高电平有效）。实验器材：微机一台，quartus软件一套3、源程序module cc(ce,rd,we,datebus,clk);inout31:0 datebus;input ce,rd,we,clk;reg31:0 q;always (posedge clk)if(we) begin if(ce) q=datebus; else q=q; endelse q=q;assign datebus=(ce & rd)?q:32hzzzzzzzz;endmodule4、综合电路图5、仿真波形图6、分析总结1、本题寄存器读写操作应当分开写。2、仿真时将三态总线的输入与输出分开，先排序，再打包好，最后读数。 四 27分频器与8421计数器1 实验要求:掌握在 Quartus 开发环境下，运用硬件描述语言设计计数器/分频器电路，以及进行编译、调试和仿真的方法。 要求设计一个 4 位 2 进制 BCD 码加一计数器电路/占空比接近 50%的 27 分频器电路） 。计数器电路端口为：异步清零输入端口 rst，输入时钟 clk，输出端口 q3:0。分频器电路端口为：异步清零输入端口 rst，输入时钟 clk_in，输出时钟 clk_out。并分别采用两种以上的方法实现。2 实验原理:分频器可分频可通过对基准时钟信号进行计数实现。3 源文件：计数器： module dd(rst,clk,q);input rst,clk;output3:0 q;reg3:0 q;always (posedge clk or posedge rst) begin if(rst) q=0; else q=q+1; endendmodule分频器：module ddd(rst,clk_in,clk_out);input rst,clk_in;output clk_out;reg clk_out;reg4:0 q;always (posedge rst or posedge clk_in)begin if(rst) begin q=5b00000; clk_out=0; end else begin if(q=5b01110) begin clk_out=1; q=q+1; end else q=q+1; if(q=5b11010) begin clk_out=0; q=5b00000; end endendendmodule4、综合电路图计数器：分频器：5仿真波形图计数器： 分频器：6总结分析 1.对于8421计数器要注意8421表示的范围 2.对于分频器可以计数器与一个组合逻辑判断电路组成但这样会使最后输出波形产生毛刺 更好的解决方案是将组合逻块受clk控制如下列代码五 移位寄存器与序列检测信号1 实验要求：掌握在 Quartus 开发环境下， 运用硬件描述语言设计移位寄存器/序列检测器电路，以及进行编译、调试和仿真的方法。 要求设计一个具有置位、复位、左移和右移功能的八位移位寄存器/“”序列检测器。移位寄存器电路端口为：异步清零输入端口 rst，输入时钟 clk，置数判断输入端口 load，移位类型判断输入端口 m，数据输入端口data7:0，输出端口 q7:0。序列检测器电路端口为：异步清零输入端口 rst，输入时钟 clk，串行数据输入端口d，输出标志端口s。并分别采用两种以上的方法实现移位寄存器/序列检测器电路的设计。2 实验原理 序列检测器可由一个移位寄存器与一个逻辑判断电路组成3 源文件移位寄存器：module ee(rst,clk,load,m,data,q);input rst,clk,load,m;input7:0 data;output7:0 q;reg7:0 q;always (posedge clk or posedge rst) begin if(rst) q=8b; else if(load=1) q=data; else if(m=1) q=q1; else q1; endendmodule序列检测器： module eee(rst,clk,d,s);input rst,clk,d;output s;reg s;reg7:0 q;always (posedge clk or posedge rst) if(rst) q=8b; else begin q=q1; q0=d; endalways (q) if(q=8b) s=1; else s=0;endmodule 4、综合电路图移位寄存器:序列检测器：5仿真波形图移位寄存器：序列检测器：6分析总结序列检测器由移位寄存器与组合逻辑检测块构成为了避免毛刺可以将序列检测器的组合逻辑部分受时钟信号控制但这样会使s滞后q序列一个时钟周期实验总结: 硬件描述语言是一门侧重于数字电子系