QPSK、DQPSK系统调制与解调.docx

实验四 QPSK与DQPSK调制实验一、实验目的 在2PSK，2DPSK的学习基础上，掌握QPSK，以及以其为基础的DQPSK，OQPSK，/4DQPSK等若干种相关的重要调制方式的原理，从而对多进制调相有一定了解。二、实验设备 1、“移动通信技术应用综合实训系统” 实验仪一台。2、50MHz示波器一台。3、实验模块：信源模块，QPSK-调制模块。三、实验原理一）基本理论(A) 四相绝对移相键控（QPSK）的调制四相绝对移相键控利用载波的四种不同相位来表征数字信息。由于每一种载波相位代表两个比特信息，故每个四进制码元又被称为双比特码元。我们把组成双比特码元的前一信息比特用a代表，后一信息比特用b代表。双比特码元中两个信息比特ab通常是按格雷码（即反射码）排列的，它与载波相位的关系如表所列。 表4-1 双比特码元与载波相位的关系双比特码元载波相位abA方式B方式0004501901351118022510270315由于四相绝对移相调制可以看作两个正交的二相绝对移相调制的合成，故两者的功率谱密度分布规律相同。 下面我们来讨论QPSK信号的产生与解调。QPSK信号的产生方法与2PSK信号一样，也可以分为调相法和相位选择法。(1) 调相法用调相法产生QPSK信号的组成方框图如下所示。 图4-1 QPSK信号的组成方框图 设两个序列中的二进制数字分别为a和b，每一对ab称为一个双比特码元。并设经过串并变换后上支路为a,下支路为b。双极性的a和b脉冲通过两个平衡调制器分别对同相载波及正交载波进行二相调制。 表4-2 QPSK信号相位编码逻辑关系a1001b1100A路平衡调制器输出01801800B路平衡调制器输出2702709090合成相位31522513545(2) 相位选择法用相位选择法产生QPSK信号的组成方框图如下所示。 图4-2 相位选择法产生QPSK信号方框图(B) 四相相对移相键控（DQPSK）的调制所谓四相相对移相键控也是利用前后码元之间的相对相位变化来表示数字信息。若以前一码元相位作为参考，并令为本码元与前一码元的初相差。，则信息编码与载波相位变化仍可用QPSK信号相位编码逻辑关系表来表示。不过，应变为。对于DQPSK而言，可先将输入的双比特码经码型变换，再用码型变换器输出的双比特码进行四相绝对移相，则所得到的输出信号便是四相相对移相信号。通常采用的方法是码变换加调相法和码变换加相位选择法。（1） 码变换加调相法码变换加调相法产生DQPSK原理图与调相法产生QPSK原理图相比，仅在串/并变换后多了一个码变换器。表4-3 DQPSK信号相位编码逻辑关系双比特码元载波相位变化ab00001901118010270表4-4 四相相对调相码变换的逻辑功能本时刻到达的ab及所要求的相对相位变化前一码元的状态本时刻应出现的码元状态a bc dc d0 000 01350 01350 12250 12251 13151 13151 0451 0450 1900 01350 02250 12250 13151 13151 1451 0451 01351 11800 01350 03150 12250 1451 13151 11351 0451 02251 02700 01350 0450 12250 11351 13151 12251 0451 0315（2） 码变换加相位选择法码变换加相位选择法产生DQPSK信号的原理十分简单，它的组成方框图如下所示。图4-3 码变换加相位选择法产生DQPSK信号方框图经分析，它与相位选择法产生QPSK信号的组成方框图完全相同。不过，这里逻辑选相电路除按规定完成选择载波的相位外，还应实现将绝对码转换成相对码的功能。也就是说，在四相绝对移相时，直接用输入双比特码去选择载波的相位；而在四相相对移相时，需要将输入的双比特码ab转换成相应的双比特码cd，再用cd去选择载波的相位。这样，便可产生QDPSK信号。(C) OQPSK的调制 OQPSK和QPSK调制类似，不同之处是在正交支路引入了一个比特（半个码元）的延迟，这使得两个支路的数据不会同时发生变化，因而不可能像QPSK那样产生的相位跳变，而仅产生/2的相位跳变。因此，OQPSK频谱旁瓣要低于QPSK信号的旁瓣。图4-4 QPSK的星座图和相位转移图图4-5 OQPSK的星座图和相位转移图(D) /4DQPSK的调制/4-DQPSK是对QPSK信号特性进行改进的一种调制方式,改进之一是将QPSK的最大相位跳变,降为3/4,从而改善了/4-DQPSK的频谱特性.改进之二是解调方式, QPSK只能用相干解调,而/4-DQPSK既可用相干解调,也可用非相干解调./4-DQPSK的原理框图如下所示.输入数据经串/并变换后上下支路分别为SI，SQ，再经差分相位编码后上下支路分别为UK，VK。图4-6 /4-DQPSK信号的产生原理框图设已调信号Sk(t)=cos(ct+k)式中,为kTt(k+1)T之间的附加相位.上式可展开成Sk(t)=cosct cosk -sinct sink 当前码元的附加相位是前一码元附加相位与当前码元相位跳变量之和,即 k=k-1+k Uk=cosk=cos(k-1+k)=cosk-1cosk-sink-1sink Vk=sink=sin(k-1+k)=sink-1cosk+cosk-1sink 其中，sink-1= Vk-1 , cosk-1= Uk-1 ,上面两式可以改写为Uk=Uk-1cosk - Vk-1sinkVk=Vk-1cosk + Uk-1sink这是/4-DQPSK的一个基本关系式.它表明了前一码元两个正交信号Uk-1、Vk-1与当前码元两正交信号Uk、Vk之间的关系.它取决于当前码元的相位跳变量k,而当前码元的相位跳变量k则又取决于差分相位编码器的输入码组SI、SQ,他们的关系如下表所示.表4-5 /4-DQPSK的相位跳变规则SISQkcosksink11/41/1/-113/4-1/1/-1-1-3/4-1/-1/1-1-/41/-1/上述规则决定了在码元转换时刻的相位跳变量只有/4和3/4四种取值.U和V只可能有0,1/,1五种取值.设该滤波器的矩形脉冲响应函数为,那么最后形成的/4-DQPSK信号可以表示为S(t)= g(t-kTs)coskcosct - g(t- kTs)sinksinct二）芯片特点一、 AD9834简介 AD9834是一个将相位累加器，正弦只读存储器（SIN ROM）和一个D/A转换器集成在一个单一的CMOS芯片上的数字控制式震荡器。芯片具有相位和频率调制性能。频率精确性能被控制到0.25 billion（十亿分之一），时钟速率为50MHz。通过串行接口装载控制字到寄存器，可以实现调制。 AD9834为用户提供了多种输出波形。正弦只读存储器（SIN ROM）可以被旁路，因此，可以从DAC输出线性的向上或者向下斜坡电压。如果SIN ROM没有被旁路，将产生一个正弦曲线输出。另外，如果需要时钟输出，DAC数据的MSB位将可以被输出，或者在芯片上的比较器能被使用。 数字部分电源电压由在芯片内的一个稳压器提供，当DVDD2.7V时，稳压器使DVDD下降到2.5V。 数字部分和数字部分电源是独立的，并且可以由不同的电源驱动，例如，在AVDD=5V时，DVDD可以等于3V。 AD9834有一个低功耗模式控制引脚端(SLEEP)，因此可以从外部控制低功耗模式。芯片上没被使用的部分可以关断电源，能够将电流消耗减到最小，例如，在时钟输出发生时，可以关断DAC电源。AD9834采用TSSOP-20封装。 AD9834工作电源电压为2.3V5.5V。在3 V电源电压时，消耗功率20mW，时钟速率为50MHz，具有低抖动的时钟输出和正弦波输出/三角波输出，控制字采用串行装载方式，窄带SFDR72dB。 AD9834可以应用与测试设备、慢速扫频仪、DDS调频和数字调制等领域。二、 AD9834的芯片封装与引脚功能 AD9834采用TSSOP-20封装，引脚封装形式如图4-7所示。图4-7 AD9834引脚排列 其引脚功能如表4-6所示。 表4-6 AD9834引脚功能引脚符号功能模拟信号和基准信号1FS ADJUST满量程校准控制端。一个电阻(RSET)连接引脚FS ADJUST和引脚AGND之间。电阻(RSET)用来定义满量程DAC电流的大小。(RSET和满刻度电流之间的关系为IOUT FULL SCALE=18VREFOUT/ RSET，一般，VREFOUT=1.20 V，RSET=6.8K2REFOUT电压基准输出。AD9834在此引脚提供一个可用的、内部的1.20V基准电压。3COMPDAC偏置引脚端。此引脚被用来退耦DAC偏置电压17VIN比较器输入。比较器可以将DAC输入的正弦曲线转化为方波。将DAC输出输入到比较器之前，应该进行适当的滤波，以改善信号的不稳定性。当控制寄存器内的位OPBITEN和SIGNPIB被设置为“1”时，比较器输入端连接到VIN1920IOUTIOUTB电流输出。这是一个高阻抗电流源。一个阻值为200的负载电阻被连接在IOUT与AGND之间。推荐在IOUT/IOUTB和AGND之间连接一个20pF的电容，以防止时钟的串绕反馈电源电压4AVDD模拟电路部分的电源电压正端。AVDD取值范围为2.35.5V。AVDD与AGND之间有一个0.1F的去耦电容5DVDD数字电路部分的电源电压正端。DVDD取值范围为2.35.5V。DVDD与AGND之间有一个0.1F的去耦电容6CAP/2.5V数字电路在2.5v的电源电压下工作。该2.5v电压由DVDD利用在芯片上的稳压器产生（当DVDD2.7V时）。 稳压器需要一个典型值为100nF的去耦电容器接在CAP/2.5V与DGND之间。如果DVDD2.7V时，CAP/2.5V应当被短接到DVDD7DGND数字接地18AGND模拟接地数字接口和控制器8MCLK数字时钟输入。DDS输出频率用二进制的分数表示，即为MCLK频率的二进制的分数。输出频率精确度和相位噪声由该时钟定义9FSELECT频率选择输入。FSELECT控制频率寄存器FREQ0或者FREQ1在相位累加器中的使用。频率寄存器的使用选择可通过引脚FSELECT和位FSEL完成。当FSEL位被用来选择频率寄存器时，引脚FSELECT应连接到CMOS高电平或低电平10PSELECT相位选择输入。PSELECT控制频率寄存器PHASE0或者PHASE1，是被附加到相位累加器的使用。相位寄存器的使用选择可通过引脚PSELECT和位PSEL完成。当PSEL位被用来控制相位寄存器时，引脚PSELECT应连接到CMOS高电平或低电平11RESET复位，高电平数字信号输入有效。RESET应适当地将内部寄存器复位为0，这与半量程的模拟输出相对应。RESET不影响任何一个地址寄存器12SLEEP睡眠模式控制，高电平输入有效。当此引脚为高电平时，DAC电源关断。此引脚与控制位SLEEP12有相同的功能13SDATA串行数据输入。16位串行数据字被加到此引脚端14SCLK串行时钟输入。数据在每个SCLK下降研被装入AD9834芯片15FSYNC输入数据的帧同步信号，低电平控制输入有效。当FSYNC为低电平时，内部逻辑电路被告知一个新的控制字被装入芯片16SIGN BIT OUT逻辑输出。比较器输出可使用此引脚，或者，NCO的MSB位在此引脚上被输出，二者选其一。将控制寄存器内的位POBITEN设置为“1”，可以是能此输出端。控制位SIGNPIB确定在此引脚上的输出是比较器的输出还是NCO的MSB位输出三、AD9834的内部结构与工作原理1、 AD9834内部结构AD9853的内部结构如下图所示，芯片主要由数控振荡器、脉冲相位调制器、正弦只读存储器（SIN ROM）、DAC、相位比较器和稳压器等电路组成。图4-8 AD9853内部结构2、 AD9834工作原理及电路说明（1） 工作原理正弦波形在术语上通常以其被量化了的幅值形式a(t)=sint替代。然而，它们是非线性的，而且很难实现，除非通过分段构造。另一方面，角信息本身是线性的。也就是说，相位角在每个单位时间内以某一固定角度旋转。角速度取决于信号的频率，通常=2f。 已知正弦波的相位是线性的，而且有一个基准时间间隔（时钟周期），因此，对于该周期，可给出相位旋转的明确定义，其表达式为 Phase=t即 = Phase/t=2f并可解得f，将基准周期(1/ fMCLK=t)替代基准时钟频率,则 f=PhasefMCLK/2 （1） AD9834芯片输出就建立在这个简单的等式基础之上。简单的DDS芯片可通过三个主要的子电路实现这个等式：NCO(Numerical Controlled Oscillator数控震荡器)脉冲相位调制器、SIN ROM和DAC（数/模转换器）。（2） 电路说明AD9834是一个完全集成的DDS(Direct Digital Synthesis)芯片。芯片需要一个基准时钟、一个低精度电阻和八个去耦电容，以提供数位产生的正弦波，频率可达25MHZ。除产生这个RF 信号外，芯片完全有能力实现范围较宽的、简单和复杂的调制方案。在数字领域，这些调制方案能被完全实现，利用DSP可以精确而简单得实现复杂的调制算法。 AD9834的内部电路主要包括NCO、频率和相位调制器、SIN ROM、DAC、比较器和稳压器等部分。1) NCO脉冲相位调制器这部分由两个频率选择寄存器、一个相位累加器、两个相位偏移量寄存器和一个相位偏移量加法器组成。NCO的主要元件是一个28位相位累加器。连续时间信号有一个02的相位范围。超过这个范围以外的数，对于正弦曲线函数是周期性的重复变化。采用数字方法实现正弦曲线函数也是与此相同的。累加器只是测量相位数的范围，并送出一个多位数字字。AD9834内的相位累加器是一个28位累加器。因此，对于AD9834，2=228；同样，Phase的范围为0Phase0 判“+1”Xk0 判“+1”Yk0 判“-1”获得的结果,再经并/串变换之后,即可恢复所传输的数据.2）、中频差分检测中频差分检测的原理框图如下所示.图5-5 中频差分检测原理框图输入信号经两个支路相乘后的信号分别为 cos(ct+k)cos(c (t-Ts)+k-1) sin(ct+k)cos(c (t-Ts)+k-1)经低通滤波后,所得上、下支路低频分量为(Ts=2n) Xk=(1/2)cos(k-k-1)=(1/2)cos(k) Yk=(1/2)sin(k-k-1)=(1/2) sin(k)后面的判决过程与基带差分检测完全一样.此方案的优点是不用本地产生载波.3）鉴频器检测鉴频器是指信号经过平方根升余弦滚降的带通滤波器后进入硬限幅器,再经鉴频器和积分-采样-清除电路之后,用模2检测器检测出两采样瞬间的相位差,从而可判决出所传输的数据.可以证明,上述三种解调方式是等价的.二）电路原理 QPSK与DQPSK的解调电路图如下。图5-6 QPSK与QDPSK解调电路图电路说明：MC1496：模拟乘法器，起到平方器作用 CD4046：锁相环，能起到鉴相、环路滤波、压控振荡作用。 74LS123：单稳态触发器，起到移相器作用。下图示出CD4046的电路方框功能图。在这个单片集成电路中，内含两个相位比较器，其中PD1是异或门鉴相器；PD2是边沿触发式鉴相器。另外电路中含有一个VCO，一个前置放大器A1，一个低通滤波器输出缓冲放大器A2和一个内部5V基准稳压管。从下图可看出，引脚（16）是正电源引入端；（8）脚是负电源端，在用单电源时接地；（6）脚，（7）脚外接电容C67；（11）脚外接电阻R11和C67决定了VCO的自由振荡频率；（12）脚外接电阻R12，它用作确定在控制电压为零时的最低振荡频率fomin ;(5)脚为VCO禁止端，当（5）脚加上“1”电平（即VDD）时，VCO停止工作，当为“0”电平（即VSS）时，VCO工作；（14）脚是PLL参考基准输入端；（4）脚是VCO输出；（3）是比较输入端；（2）和（13）脚分别是PD1和PD2的输出端；（9）脚是VCO的控制端；（10）是缓冲放大器的输出端；（1）脚和（2）脚配合可做锁定指示；（15）脚是内设5V基准电压输出端。图5-7 CD4046原理图为防止FPGA芯片内程序断电丢失，EPC2芯片起到存储器的作用，即可将程序下载到EPC2芯片内，这样便防止了FPGA芯片内程序的断电丢失。QPSK解调部分EPF10K10LC84-4芯片内部程序结构与管脚分配部分说明分别如下所示：图5-8 QPSK与QDPSK解调程序框图1 CLK_32M16 BS_IN18 NRZ19 TEST_CARX21 TEST_BI22 TEST_BQ23 TEST_I24 TEST_Q25 QPSK_DC28 4046_VCO29 OUT_IQB30 RUN_LED35 SYS_RESET36 SEL_MODUSER IO47，48，49，50，51，52，53，5458，59，60，6164，65，66，6771，72QPSK解调模块上各个输入输出点与与测试点的意义： IN_BS： QPSK_解调模块引入外同步时钟信号的输入点。OUT_BS： QPSK_解调