多级抽取CIC滤波器的Verilog HDL设计ppt课件

.,多级抽取CIC滤波器的VerilogHDL设计,.,2,2,Contents,研究背景单级/多级CIC滤波器的原理VerilogHDL设计及功能仿真Quartus时序仿真FPGA设计及验证结论,.,3,3,研究目的：随着社会经济的飞速发展，科技的进步，人们对滤波器的了解在不断的加深，对此的研究也在不断的进步当中。研究意义：在所有的电子系统中，使用最多、技术最复杂的要算滤波器。滤波器的优劣直接影响着产品的优劣。,主要研究内容：-CIC滤波器的原理及结构。-基于VerilogHDL语言对多级CIC抽取滤波器设计。-使用FPGA进行仿真验证。,研究背景,.,4,单级CIC抽取滤波器的原理,CIC滤波器,多级CIC抽取滤波器的原理,单级/多级CIC滤波器的原理,.,5,CIC(CascadedIntegralComb)抽取滤波器，最初由Hogenauer提出，因为它结构简单，而且实现时无需乘法器和系数的存储，是一种简单有效的抽样率转换方法。,CIC滤波器：,CIC滤波器,CIC抽取滤波器：,-原理CIC抽取滤波器通常是由一个积分梳状滤波器和一个抽取滤波器级联组合而成，其中，级联的积分梳状滤波器又分为积分部分和梳状部分。-功能在完成采样率降低的同时，用滤波器防止频谱混叠的发生。,.,6,CIC抽取滤波器示意图,-整个滤波器的传递函数表达式：,-积分部分传递函数表达式：,-梳状部分传递函数表达式：,CIC滤波器的原理,.,7,单级CIC抽取滤波器的原理,多级CIC抽取滤波器的原理,多级CIC抽取滤波器示意图,单级CIC抽取滤波器示意图,单级/多级CIC滤波器的原理,.,8,modulecic_single(clk,clk1,reset,x_in,y_out);inputclk,clk1,reset;input7:0x_in;output7:0y_out;wire7:0y_out;always(posedgeclk)beginif(!reset)beginx_t=0;int_out=0;endelsebeginx_t=x_t7:0,x_in7:0;endint_out=x_t7:0+x_t15:8;end,always(posedgeclk1)beginif(!reset)beginy_t=0;endelsebeginy_t=y_t7:0,int_out7:0;endendassigny_out=y_t7:0-y_t15:8;endmodule,单级CIC抽取滤波器的VerilogHDL设计,.,9,输入信号clk,clk1,reset给输入信号赋8位有效值x_in:11001100输出结果y_out,时序仿真结果图,单级CIC抽取滤波器的时序仿真,.,10,10,10,modulepark(clk,clk1,reset,x_in,y_out);inputclk,clk1,reset;input7:0x_in;output7:0y_out;reg7:0y_out;always(posedgeclk)beginif(!reset)begini1=0,i2=0,i3=0;int_out1=0,int_out2=0,int_out3=0;endelsei1=i17:0,x_in;i2=i27:0,int_out1;i3=i37:0,int_out2;int_out1=i17:0+i115:8;int_out2=i27:0+i215:8;int_out3=i37:0+i315:8;end,always(posedgeclk1)beginif(reset)beginc1=0,c2=0,c3=0;comb_out1=0,comb_out2=0;y_out=0;endelsebeginc1=c17:0,int_out3;c2=c27:0,comb_out1;c3=c37:0,comb_out2;comb_out1=c17:0-c115:8;comb_out2=c27:0-c215:8;y_out=c37:0-c315:8;endendendmodule,3级CIC抽取滤波器的VerilogHDL设计,.,11,时序仿真结果图,输入信号clk,clk1,reset给输入信号赋8位有效值x_in:00110011输出结果y_out,3级CIC抽取滤波器的时序仿真,.,12,12,FPGA设计及验证,FPGA（FieldProgrammableGateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA设计顺序：-基于VerilogHDL编程-Quartus时序仿真-FPGA设计-逻辑分析仪,.,3级CIC抽取滤波器基于FPGA的设计示意图,时钟信号产生器(CLK_GE)清零信号产生器(RST_GE)输出信号(Y_OUT),FPGA设计方案,CLK,RST,DATA,Y_OUT,13,.,14,14,CLK_GE的时序仿真结果图,RST_GE的时序仿真结果图,时序仿真结果图,.,15,15,3级CIC抽取滤波器的模块图,clk生成器,输入时钟信号,输入初始化信号,Reset生成器,输入数据,FPGA模块图,输出数据,.,16,FPGA设计环境,电脑,FPGA,逻辑分析仪,下载,输出信号,FPGA设计流程图,实际FPGA测试环境,.,17,17,17,17,3级CIC抽取滤波器在QuartusII中的仿真结果,逻辑分析仪中的仿真结果,FPGA时序仿真及验证,.,18,18,结论,本文基于VerilogHDL设计了单/多级CIC抽取滤波器。提高运算速度，减少逻辑单元。最终