基于FPGA和单片机的电梯模型设计

1草鱼草鱼草鱼草鱼FPGA实验报告草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼系名称PORK草鱼草鱼草鱼草鱼草鱼专草鱼草鱼业PORK草鱼草鱼草鱼草鱼班草鱼草鱼级PORK草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼学草鱼草鱼号PORK草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼姓草鱼草鱼名PORK草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼基于FPGA的数字时钟设计草鱼草鱼一，鲤鱼摘草鱼要草鱼草鱼草鱼草鱼本设计基于复杂可编程逻辑器件FPGA设计并实现数字时钟。草鱼采用ALTERA2公司的器件进行设计，鲤鱼开发调试时采用ALTERA的FPGA的CYCLONE草鱼EP1C6Q240C8芯片，鲤鱼设计完成后下载到SMARTSOPC实验箱，鲤鱼实现数字时钟功能。草鱼利用ALTERA可编程逻辑器件开发实验系统进行设计，鲤鱼系统提供FPGA下载板及相应的其它硬件资源。草鱼时钟的显示采用LED数码管，鲤鱼采用系统提供的脉冲经分频输出作为时钟的秒输入，鲤鱼按键作为暂停和清零的功能键。草鱼草鱼草鱼二，鲤鱼功能要求PORK草鱼1完成可以计时的数字时钟草鱼2在数码管显示000000235959草鱼3具有暂停计时和清零等功能。草鱼草鱼草鱼三，鲤鱼系统总体框架结果图草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼草鱼四，鲤鱼实验步骤草鱼1，鲤鱼分频模块1和分频模块2的VHDL实现草鱼草鱼草鱼草鱼功能PORK编写VHDL代码使48MHZ的系统时钟分别降为1KHZ和1HZ,编写VHDL代码下并产生相应的符号模块文件PORK草鱼LIBRARY草鱼IEEEPORK草鱼USE草鱼草鱼IEEESTD_LOGIC_1164ALLPORK草鱼USE草鱼草鱼IEEESTD_LOGIC_UNSIGNEDALLPORK草鱼USE草鱼草鱼IEEESTD_LOGIC_ARITHALLPORK草鱼USE草鱼草鱼IEEENUMERIC_BITALLPORK包含移位函数等草鱼草鱼ENTITY草鱼INT_DIV草鱼IS草鱼GENERIC草鱼F_DIVINTEGER48000000PORK分频系数草鱼F_DIV_WIDTHINTEGER32分频计数器宽度草鱼PORK草鱼PORT草鱼CLOCK草鱼草鱼草鱼草鱼INSTD_LOGICPORK草鱼CLOCK_OUTOUT草鱼STD_LOGIC草鱼系统时钟输入按键一（清零）按键二（暂停）分频模块1分频模块2数字时钟核心模块（产生时，鲤鱼分，鲤鱼秒数字序列）动态扫描模块3PORK草鱼ENDPORK草鱼草鱼ARCHITECTURE草鱼ONE草鱼OF草鱼INT_DIV草鱼IS草鱼SIGNAL草鱼CLK_P_RSTD_LOGICPORK上升沿输出时钟草鱼SIGNAL草鱼CLK_N_RSTD_LOGICPORK下降沿输出时钟草鱼SIGNAL草鱼COUNT_PSTD_LOGIC_VECTORF_DIV_WIDTH1草鱼DOWNTO草鱼0PORK上升沿脉冲计数器草鱼SIGNAL草鱼COUNT_NSTD_LOGIC_VECTORF_DIV_WIDTH1DOWNTO草鱼0PORK下降沿脉冲计数器草鱼SIGNAL草鱼F_DIV_WIDTH_RSTD_LOGIC_VECTORF_DIV_WIDTH1DOWNTO草鱼0PORK草鱼SIGNAL草鱼CLOCK_OUT_RSTD_LOGICPORK草鱼SIGNAL草鱼FULL_DIV_PSTD_LOGICPORK上升沿计数满标志草鱼SIGNAL草鱼HALF_DIV_PSTD_LOGICPORK上升沿计数半满标志草鱼SIGNAL草鱼FULL_DIV_NSTD_LOGICPORK下降沿计数满标志草鱼SIGNAL草鱼HALF_DIV_NSTD_LOGICPORK下降沿计数半满标志草鱼草鱼BEGIN草鱼CLOCK_OUT0PORK草鱼CLK_P_R0PORK草鱼CLK_N_R草鱼DISP_DATDISP_DATDISP_DATDISP_DATDISP_DATDISP_DATDISP_DATDISP_DATDIG_RDIG_RDIG_RDIG_RDIG_RDIG_RDIG_RDIG_RSEG_RSEG_RSEG_RSEG_RSEG_RSEG_RSEG_RSEG_RSEG_RSEG_RSEG_RSEG_RX“FF“PORK不显示草鱼END草鱼CASEPORK草鱼END草鱼IFPORK草鱼END草鱼PROCESSPORK草鱼END草鱼ONEPORK草鱼草鱼4，鲤鱼将上述的符号模块的原理图文件中连接起来，鲤鱼如下图PORK草鱼草鱼13草鱼5，鲤