实例教学七-数码管-CPLD-FPGA可编程逻辑器件

LED数码管显示的VHDL设计,桂林师范高等专科学校羊日飞,LED数码管显示实例运行环境,红色飓风二代XILINXFPGA开发板RC2-3S400,LED数码管的板级硬件电路,四位8段式共阴数码管,1位,2位,3位,4位,位线,段线,LED数码管的板级硬件电路,LED数码管位线驱动电路SEG_LED_S0、SEG_LED_S1、SEG_LED_S2SEG_LED_S3接FPGA相应引脚,LED数码管的板级硬件电路,8段式共阴数码管的段码,一、LED数码管的静态显示,LED数码管的静态显示,四位数码管显示相同的字符依次显示从0F的各个字符，每隔1s显示一个字符。,四位数码管器件内部复用了每位数码管的8条数据线（a,b,c,d,e,f,g,dp）若同时将四位数码管的位线（共阴公共端）接到低电平，则相当于同时选中数码管的4个位。此时若段线输入某个段码，则四位数码管显示段码对应的同一字符。,LED数码管静态显示的芯片级设计框图,时钟源50MHz,分频器,计数器,数码管驱动,四位LED数码管,FPGA,1/50000000分频输出时钟信号的频率是1Hz，周期为1s。,16进制计数器即有16种状态，每经过1s计数值加“1”，也即跳到下一个状态。,段码译码器将16种状态码转换为相应的8位二进制LED数码管段码。,1/50000000分频器（Divider）,entityclkdivisport(reset:instd_logic;clkin:instd_logic;clkout:bufferstd_logic);endclkdiv;,实体,1/50000000分频器（Divider）,architectureclkdiv_struofclkdivissignalcount:integerrange0to25000000:=0;beginprocess(reset,clkin)beginifreset=0thencount=0;q=0;elsifclkineventandclkin=1thenifcount=25000000thencount=0;clkout=notclkout;elsecount=count+1;endif;endif;endprocess;endclkdiv_stru;,结构体,16进制计数器,entitycounterisport(reset:instd_logic;clock:instd_logic;countout:outstd_logic_vector(3downto0);endcounter;,architecturecounter_struofcounterissignalcount:std_logic_vector(3downto0);beginprocess(reset,clock)beginifreset=0thencount=“0000”;elsifclockeventandclock=1thenifcount=“1111”thencount=“0000”;elsecount,clkout=);counter_m：counterportmap(reset=,clock=,countout=);decoderledout_m：decoderledoutportmap(state=,Y=);ledbits=“1111”;endled8seg_stru;,三个子模块的元件声明,reset,mclk,i_clk,reset,i_clk,i_state,i_state,ledsegs,LED数码管显示的VHDL代码综合结果（顶层）,LED数码管显示的VHDL代码综合结果（子模块）,二、LED数码管的动态显示,LED数码管的动态显示,四位数码管显示不同的字符，比如“1234”实现原理：由于四位数码管器件内部复用了每位数码管的8条数据线（a,b,c,d,e,f,g,dp），所以若要四位数码管显示不同的字符，则一位显示时（占用了段线）其它三位应该不能显示。（通过控制位线实现）,LED数码管的动态显示,实现原理：由于人眼的视觉暂留效应，当循环时间很短时，人眼看到的效果如下图所示：动态刷新时间：电视的场频：50Hz，即每20ms更新一幅画面刷新频率太慢则会有闪烁现象刷新频率太快则则亮度不够一般在几ms左右,作业：LED数码管动态显示,四位数码管显示不同的字符，比如“1234”,修改分频器,architectureclkdiv_struofclkdivissignalcount:integerrange0to25000000:=0;beginprocess(reset,clkin)beginifreset=0thencount=0;q=0;elsifclkineventandclkin=1thenifcount=25000000thencount=0;clkout=notclkout;elsecount=count+1;endif;endif;endprocess;endclkdiv_stru;,结构体,architectureclkdiv_struofclkdivissignalcount:integerrange0to50000:=0;beginprocess(reset,clkin)beginifreset=0thencount=0;q=0;elsifclkineventandclkin=1thenifcount=49999thencount=0;clkout=notclkout;elsecount=count+1;endif;endif;endprocess;endclkdiv_stru;,修改计数器,architecturecounter_struofcounterissignalcount:std_logic_vector(3downto0);beginprocess(reset,clock)beginifreset=0thencount=“0000”;elsifclockeventandclock=1thenifcount=“1111”thencount=“0000”;elsecount=count+“0001”;endif;endif;endprocess;countout=count;endcounter_stru;,architecturecounter_struofcounterissignalcount:std_logic_vector(3downto0);beginprocess(reset,clock)beginifreset=0thencount=“0000”;elsifclockeventandclock=1thenifcount=“0011”thencount=“0000”;elsecount=count+“0001”;endif;endif;endprocess;countoutYYYYYYYYY