智力抢答器的设计与分析 .ppt

第3章智力抢答器的设计与分析,3.1系统设计要求3.2系统设计方案3.3主要VHDL源程序3.4系统仿真/硬件验证3.5设计技巧分析3.6系统扩展思路,3.1系统设计要求,在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。同时，还可以设置计分、犯规及奖惩计录等多种功能。本设计的具体要求是：,(1)设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。(2)电路具有第一抢答信号的鉴别和锁存功能。(3)设置计分电路。(4)设置犯规电路。,3.2系统设计方案,根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。,根据以上的分析，我们可将整个系统分为三个主要模块：抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ。对于需显示的信息，需增加或外接译码器，进行显示译码。考虑到FPGA/CPLD的可用接口及一般EDA实验开发系统提供的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接。整个系统的组成框图如图3.1所示。,图3.1智力抢答器的组成框图,3.3主要VHDL源程序,3.3.1抢答鉴别电路QDJB的VHDL源程序-QDJB.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYQDJBISPORT(CLR:INSTD_LOGIC;A,B,C,D:INSTD_LOGIC;A1,B1,C1,D1:OUTSTD_LOGIC;STATES:OUTSTD_LOGIC_VECTOR(3DOWNTO0);,ENDENTITYQDJB;ARCHITECTUREARTOFQDJBISCONSTANTW1:STD_LOGIC_VECTOR:=0001;CONSTANTW2:STD_LOGIC_VECTOR:=0010;CONSTANTW3:STD_LOGIC_VECTOR:=0100;CONSTANTW4:STD_LOGIC_VECTOR:=1000;BEGINPROCESS(CLR,A,B,C,D)ISBEGIN,IFCLR=1THENSTATES=0000;ELSIF(A=1ANDB=0ANDC=0ANDD=0)THENA1=1;B1=0;C1=0;D1=0;STATES=W1;ELSIF(A=0ANDB=1ANDC=0ANDD=0)THENA1=0;B1=1;C1=0;D1=0;STATES=W2;ELSIF(A=0ANDB=0ANDC=1ANDD=0)THENA1=1;B1=0;C1=1;D1=0;STATES=W3;ELSIF(A=0ANDB=0ANDC=0ANDD=1)THENA1=0;B1=0;C1=0;D1=1;STATES=W4;ENDIF;ENDPROCESS;ENDARCHITECTUREART;,3.3.2计分器电路JFQ的VHDL源程序-JFQ.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYJFQISPORT(RST:INSTD_LOGIC;ADD:INSTD_LOGIC;CHOS:INSTD_LOGIC_VECTOR(3DOWNTO0);AA2,AA1,AA0,BB2,BB1,BB0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);,CC2,CC1,CC0,DD2,DD1,DD0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);ENDENTITYJFQ;ARCHITECTUREARTOFJFQISBEGINPROCESS(RST,ADD,CHOS)ISVARIABLEPOINTS_A2,POINTS_A1:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLEPOINTS_B2,POINTS_B1:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLEPOINTS_C2,POINTS_C1:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLEPOINTS_D2,POINTS_D1:STD_LOGIC_VECTOR(3DOWNTO0);,BEGINIF(ADDEVENTANDADD=1)THENIFRST=1THENPOINTS_A2:=0001;POINTS_A1:=0000;POINTS_B2:=0001;POINTS_B1:=0000;POINTS_C2:=0001;POINTS_C1:=0000;POINTS_D2:=0001;POINTS_D1:=0000;ELSIFCHOS=0001THEN,IFPOINTS_A1=1001THENPOINTS_A1:=0000;IFPOINTS_A2=1001THENPOINTS_A2:=0000;ELSEPOINTS_A2:=POINTS_A2+1;ENDIF;ELSEPOINTS_A1:=POINTS_A1+1;ENDIF;ELSIFCHOS=0010THEN,IFPOINTS_B1=1001THENPOINTS_B1:=0000;IFPOINTS_B2=1001THENPOINTS_B2:=0000;ELSEPOINTS_B2:=POINTS_B2+1;ENDIF;ELSEPOINTS_B1:=POINTS_B1+1;ENDIF;,ELSIFCHOS=0100THENIFPOINTS_C1=1001THENPOINTS_C1:=0000;IFPOINTS_C2=1001THENPOINTS_C2:=0000;ELSEPOINTS_C2:=POINTS_C2+1;ENDIF;ELSEPOINTS_C1:=POINTS_C1+1;ENDIF;,ELSIFCHOS=1000THENIFPOINTS_D1=1001THENPOINTS_D1:=0000;IFPOINTS_D2=1001THENPOINTS_D2:=0000;ELSEPOINTS_D2:=POINTS_D2+1;ENDIF;ELSEPOINTS_D1:=POINTS_D1+1;,ENDIF;ENDIF;ENDIF;AA2=POINTS_A2;AA1=POINTS_A1;AA0=0000;BB2=POINTS_B2;BB1=POINTS_B1;BB0=0000;CC2=POINTS_C2;CC1=POINTS_C1;CC0=0000;DD2=POINTS_D2;DD1=POINTS_D1;DD0=0000;ENDPROCESS;ENDARCHITECTUREART;,3.3.3计时器电路JSQ的VHDL源程序-JSQ.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYJSQISPORT(CLR,LDN,EN,CLK:INSTD_LOGIC;TA,TB:INSTD_LOGIC;QA:OUTSTD_LOGIC_VECTOR(3DOWNTO0);QB:OUTSTD_LOGIC_VECTOR(3DOWNTO0);,ENDENTITYJSQ;ARCHITECTUREARTOFJSQISSIGNALDA:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALDB:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(TA,TB,CLR)ISBEGINIFCLR=1THENDA=0000;DB=0000;ELSE,IFTA=1THENDA=DA+1;ENDIF;IFTB=1THENDB=DB+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK)ISVARIABLETMPA:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLETMPB:STD_LOGIC_VECTOR(3DOWNTO0);,BEGINIFCLR=1THENTMPA:=0000;TMPB:=0110;ELSIFCLKEVENTANDCLK=1THENIFLDN=1THENTMPA:=DA;TMPB:=DB;ELSIFEN=1THENIFTMPA=0000THENTMPA:=1001;IFTMPB=0000THENTMPB:=0110;ELSETMPB:=TMPB-1;,ENDIF;ELSETMPA:=TMPA-1;ENDIF;ENDIF;ENDIF;QA=TMPA;QBDOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7=0000000;ENDCASE;ENDPROCESS;ENDARCHITECTUREART;,3.4系统仿真/硬件验证,3.4.1系统的有关仿真系统仿真后的结果分别如图3.2、图3.3、图3.4、图3.5所示。,图3.2抢答鉴别电路QDJB仿真图,图3.3计分器电路JFQ仿真图,图3.4计时器电路JSQ仿真图,图3.5译码器电路YMQ仿真图,3.4.2系统的硬件验证请读者根据自己所拥有的实验设备自行完成。,3.5设计技巧分析,(1)在抢答鉴别电路的设计中，A、B、C、D四组抢答，理论上应该有16种可能情况，但实际上由于芯片的反应速度快到一定程度时，两组以上同时抢答成功的可能性非常小，因此我们可设计成只有四种情况，这大大简化了电路的设计复杂性。,(2)在计分器电路的设计中，按照一般的