第五章 CMOS组合逻辑电路设计II.ppt

第五章CMOS组合逻辑电路设计II动态CMOS电路,第一节动态逻辑门电路的基本结构、原理、特点第二节多米诺（Domino）CMOS电路第三节改进的DominoCMOS电路第四节时钟CMOS（C2MOS）,第一节动态逻辑门电路的基本结构、原理、特点,一、预充求值动态CMOS的基本结构和工作原理二、动态CMOS的特点三、动态CMOS的问题四、动态CMOS的级联,静态电路：靠管子稳定的导通、截止来保持输出状态除状态反转外，输出始终与VDD和GND保持通路。动态电路：靠电容来保存信息,一、预充求值动态CMOS的基本结构和工作原理,预充求值动态CMOS电路的基本结构,工作过程：预充阶段：Clk0，Out被Mp预充到VDD，Me截止，无论输入何值，均不存在直流通路。此时的输出无效。求值阶段：Clk1，Mp截止，Me导通，Out和GND之间形成一条有条件的路径。具体由PDN决定。若PDN存在该路径，则Out被放电，Out为低电平，“0”。如果不存在，则预充电位保存在CL上，Out为高电平“1”。求值阶段，只能有与GND间的通路，无与VDD间的，一旦放电，不可能再充电，只能等下次。,预充FET,求值FET,预充求值动态CMOS电路的工作原理,预充,预充,求值,输出只在此时有效,当Clk1时,Clk,Out,Clk0时，输出为1，与输入无关,例,PUN,PUN构成的动态CMOS电路,Clk1时，输出为0，与输入无关,当Clk0时,一般不用PUN网络,逻辑功能由下拉网络PDN实现。其结构和设计与互补CMOS和类NMOS的一样。晶体管数目减少，由互补CMOS的2N减为N2输出摆幅不变，VOL=GND，VOH=VDD无比电路，器件尺寸不影响输出的逻辑电平VDD与GND之间不存在直流通路开关速度提高扇入只和一个FET相连，输入电容减小，相应负载电容减小(Cin)无PUN网络，负载电容减小(Cout)一般不用PUN网络,二、动态CMOS的特点,VTC：(是静态量，难以全面反应动态CMOS性能）VOL=GND，VOH=VDD输入超过NMOS的阈值电压Vtn时，PDN开始导通，但要等一定时间输出才为VOL，因此VMVtnVIH，VIL也都等于Vtn，结果NML很低当输入为高，输出节点是悬浮的，对噪声敏感。但NMH很高动态：tPLH几乎为0，预充时已完成。MP的设计可以随意，不影响性能。增大预充时间短，但负载加大。tPLH要比同样设计的互补CMOS稍大一些。Mn的存在。,动态CMOS的性能,需要额外增加预充时间,例,电荷泄漏,三、动态CMOS的问题,依靠在电容上动态存储输出值，电荷泄漏使高电平降低，预充动态电路的时钟频率不能过低，最低在250Hz1kHZ之间。,主要是亚阈电流,电荷泄漏的解决方案,增加一个高电平保持FET和反相器,Mkp是弱pMOSFET即W/L1,电荷分享,预充后存在CL上的电荷，可能会在中间节点（CA）之间再分配，结果使输出高电平降低，而且无法恢复，还可能形成直流通路。,电荷分享过程中的节点电平变化,电荷分享问题,电荷分享解决方案,对中间节点也预充,时钟反馈,Clk和Out之间的耦合。原因Cgd的影响,门间级联gatecascade逻辑门的连接,四、动态CMOS的级联,前级预充为1，该高电平会对后级产生影响，使nMOS开启，成为放电，结果导致电荷损失，噪声容限减小，甚至逻辑错误。,注意动态PDN电路间不能直接级联！PUN间不能直级联,需要发展新的动态CMOS电路,第二节多米诺（Domino）CMOS电路,级联电路中，各级信号会通过一级级的连锁反应传递电平。好象多米诺骨牌，这也正是电路名称的由来。,ABCDE,只实现不带非的逻辑每个门都必须缓冲可实现高速，tpHL0，只在低高转换中有延迟适于高速电路，第一个32位微处理器采用的是这种逻辑类型。但由于只能实现不带非的逻辑，现在较少使用纯多米诺电路。,多输出多米诺电路,F=f1f2,多输出多米诺电路实现4位进位链Ci=Gi+PiCi-1,解决不带非的逻辑问题,差分多米诺电路,npCMOS电路又称NORA逻辑，npDomino,是一种改进的多米诺CMOS电路，省了每一级的缓冲器，级联改为由PDN和PUN交替构成。,预充阶段CLK0PDN到高电平PUN到低电平,需要两相时钟，即CLK和!CLK,CLK,第三节改进的DominoCMOS电路,例,Out？,npCMOS的连接,时钟信号的产生,两相时钟经过不同延迟两相时钟经过近似相同延迟,拉链CMOSZipperCMOS,为了改进电荷泄漏和电荷分享问题，对普通npCMOS电路的改进。电路结构没变，只改变了控制预充晶体管的时钟和电平。预充时钟和求值时钟分离。预充时预充时钟的电平仍为0和VDD求值时预充晶体管上的电位为Vdd-|Vtp|和Vtn，结果使预充晶体管为弱导通状态，在求值时起补偿作用。问题时钟控制较复杂,R.W.KnepperSC571,page5-72b,第四节时钟CMOS（C2MOS）,时钟CMOS反相器电路,仍为互补CMOS只是在PDN和PUN间增加时钟控制或在PDN与GND及PUN与VDD间增加时钟控制。,在PDN与GND及PUN与VDD间增加时钟控制。,无电荷分享问题正确接法,时钟信号控制传输门,另一种C2MOS,C2MOS作为锁存的NOR电路,真正单相时钟CMOSTrueSinglePhaseClock(TSPC)CMOS,采用单相时钟，没有时钟交叠等问题，不会出现错误求值NMOSlogic低时预充，高时求值PMOSlogic高时预充，低时求值,R.W.KnepperSC571,page5-72c,全加器,1,1,1,1,1,1,0,0,1,1,1,0,1,0,1,0,1,0,0,1,1,0,1,1,0,0,1,0,1,0,0,1,1,0,0,0,0,0,0,0,Ci,Si,Ci-1,Bi,Ai,全加器真值表,Sum=AiXORBiXORCi-1PiXORCi-1Ci=AiBi+AiCi-1+BiCi-1,Gi=AiBiPi=AiBi，与Ai+Bi等价,Ci=Gi+PiCi-1,基于不同的逻辑类型可以实现不同种类的全加器单元电路,互补CMOS传输门DCVSL多米诺CMOSnpCMOS.,减少延迟、节省面积，省功耗,全加器延迟主要由进位决定全加器设计的关键是进位问题,静态互补CMOS244,NMOS传输门全加器,全加器ripplecarryadders(RCA)减少进位延迟的全加器超前进位carry-lookaheadManchester(曼彻斯特进位链）跳跃进位skipcarry选择进位selectcarry.,全加器中进位链的设计,4bitRipple-carryAdder,简单省面积太慢！,超前进位Carry-lookahead,4bitCarry-lookaheadAdder,进位的产生不需依赖前一级，可以直接由本位和最低位的进位获得,Gi=AiBiPi=AiXORBi，与Ai+Bi等价，与Ci无关,只产生Si、Pi、Gi,可以加速进位，但如果超前的位数过多，则进位链过长，仍有速度问题，通常只超前4位。,分块超前进位的全加器,Manchester(曼彻斯特进位链）,Clk为低，Mp导通，对Ci预充为高。Clk为高时求值。Pi为高时CiCi-1Ki为高时Ci通过M2放电。,Clk,Ci,KiAiBi,带有旁路管的进位链,多米诺曼彻斯特进位链,多输出多米诺电路实