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文档简介

实验二：一位全加器的设计一、实验目的 1、了解和学习Quartus II 7.2软件设计平台。 2、了解EDA的设计过程。 3、通过实例，学习和掌握Quartus II 7.2平台下的文本输入法。4、学习和掌握全加器的设计原理。5、初步掌握该实验的软件仿真过程。二、实验仪器PC机，操作系统为Windows7，本课程所用系统均为Windows7（下同），Quartus II 7.2设计平台。3、 实验步骤1、 创建工程，在File菜单中选择New Project Wizard，弹出对话框 如下图所示 在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。 2、新建设计文本文件，在file中选择new，出现如下对话框： 选择VHDL File 点击OK。2、 文本输入，在文本中输入如下程序代码：library ieee;use ieee.std_logic_1164.all;ENTITY xor31 isport (a,b,cin:in std_logic; sum:out std_logic);end xor31;ARCHITECTURE d1 OF xor31 isbegin sum=a xor b xor cin;end d1;library ieee;use ieee.std_logic_1164.all;ENTITY and21 isport (a,b:in std_logic; c:out std_logic);end and21;ARCHITECTURE d2 OF and21 isbegin c=a and b;end d2;library ieee;use ieee.std_logic_1164.all;ENTITY or31 isport (s1,s2,s3:in std_logic; y:out std_logic);end or31;ARCHITECTURE d3 OF or31 isbegin ySet as Top-level EntityCtrl+Shift+J接下来进行编译，点击processing-Start Compilation ，见下 5、仿真验证，打开波形编辑器，新建一个波形仿真文件，如下图： 然后选择菜单“View” “Utility”“Node Finder”出现如下对话框，在“Filter”中选择“Pins：all”，再点击“List”即在下边的“Node Found”框中出现本设计项目中所有端口引脚列表，从端口列表中选择所需要的，并逐个拖到波形编辑器窗口中。 接下来编辑输入信号波形，如下图所示：设置仿真时间区域，选择菜单“Edit” “End Time” 然后将编辑好的信号波形保存，点击波形仿真，仿真结果如下图所示： 6、选择菜单“Tools” “Netlist Viewers”“RTL viewer”得到如下电路图：4 小结通过这次上机，我们了解了关于元件例化语
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