02：DSP原理及应用——第2章DSP芯片的硬件结构(第2次课)(讲稿).ppt

第二章TMS320C54x的硬件结构，2.1c54x的基本结构2.2c54x的主要特性和外部端子2.3c54x的内部总线结构，2.1c54x的基本结构，22222222222222222222652，2.1。 1 .c54x的主要优点，改进了围绕一组程序总线、三组数据总线和四组地址总线的硬件结构，提高了系统的多功能性和操作的灵活性。 具有高度并行性和专用硬件逻辑的CPU设计，提高了芯片的性能。 有完美的寻址方式和高级专业化指令系统，适合高速算法的实现和高级语言编程的优化。 模块结构设计使派生器件发展得更快。 采用先进的IC制造技术，降低了芯片功耗，提高了芯片性能。 采用先进的静态设计技术，进一步降低了功耗，使芯片具有更强的应用能力。 2 .c54x的内部结构，TMS320C54x的配置，中央处理器CPU，I/O功能扩展接口，内部总线控制，特殊功能寄存器，数据存储器RAM，程序存储器ROM，串行端口，主机通信接口HPI，定时系统2 .c54x的内部结构、TMS320C54x的硬件结构图、特殊功能寄存器2.2c54x的主要特性和外部端子、2.2.1c54x的主要特性、1、CPU2、存储器3、指令系统的特性在后一章中详细介绍。 2.2.1c54x的主要特性，4 .芯片外围电路具有软可编程待机状态发生器具有可编程区域切换逻辑电路具有内部振荡器或外部时钟源的片上锁相环(PLL )发生器支持全双工操作的串行端口2.2.1c54x的主要特性，4 .芯片外围电路中具有与带4位预定标记(前置分频器)的16位可编程计时器本体通信的并行接口(HPI)具有切断外部数据总线、地址总线和控制信号的外部总线判断控制可以使用IDLE1、IDLE2和IDLE3命令控制芯片功耗，并使CPU在省电模式下运行。 在软件控制下，可以禁止CLKOUT输出信号。 6 .芯片上仿真接口，具有根据IEEE1149.1标准的芯片上仿真接口。 2.2.1c54x的主要特性、7 .速度、5.0V电压的元件，其速度达到40MIPS，指令周期时间达到25ns。 3.3V电压的器件，其速度达到80MIPS，指令周期时间为12.5ns。 2.5V电压的元件，速度为100MIPS，指令周期时间达到10ns。 1.8V电压的器件，其速度达到200MIPS，每核的指令周期时间为10ns。 2.2.2c54x的管脚功能，c 5402有144个管脚，管脚的分布如图所示。 2.2.2c54x管脚功能，TMS320C5402管脚：电源管脚时钟管脚控制管脚地址和数据管脚，串行管脚主机接口管脚通用I/O管脚测试管脚：2.2.2c54x管脚功能，1 .电源管脚，c 5402 dvdd (4，33，56，75，112，130 )，电压为3.3V，提供给各I/O端子的电源VSS(3、14、34、40、50、57、70、76、93、106、111、128 )，接地。 电源电路、2 .时钟端子、c 5402的时钟发生器由内部振荡器和锁相环PLL构成，其端子功能示于表2.2.1中。 CLKOUT :主时钟输出端子，周期是CPU的机器周期。 CLKMD1、CLKMD2和CLKMD3:设置时钟操作模式的管脚，用于硬件配置时钟模式。 X2/CLKIN :时钟振荡器端子。 如果使用内部时钟，则当使用外部时钟来外置晶体电路时，此端子会接收外部时钟输入。 X1 :时钟振荡器端子。 如果使用内部时钟，用于外置水晶电路。如果使用外部时钟，这个管脚就浮起来了。TOUT :定时器输出端子。 时钟电路设计-内部振荡电路，时钟电路设计-水晶振荡电路，3.3V，3 .控制引脚，控制引脚用于外部设备的各种控制信号的生成和接收，引脚功能如表2.2.2所示。 3、控制引脚、专用复位芯片和单片机两种复位方式，4 .地址和数据引脚c 5402芯片共计有20个地址引脚和16个数据引脚。 地址管脚用于寻址外部程序空间、外部数据空间和片外I/O空间。 A19A0 :可寻址的1M外部程序空间64K外部数据空间64K芯片外I/O空间，4 .用于地址和数据管脚、数据管脚：处理器、外部数据存储器、程序存储器和I/O设备之间16位数据的并行传输。 d15d0 :配置16位外部数据总线。 以下情况下，D15D0变为高电阻状态。 没有输出时，外部扩展数据存储电路设计、外部扩展程序存储电路、液晶显示电路设计、5 .串行端口端子c 5402设备有两个McBSP串行端口，共计12个外部端子。 BCLKR0:缓冲器串行端口0同步接收时钟信号BCLKR1:缓冲器串行1同步接收时钟信号BCLKX0:缓冲器串行端口0同步发送时钟信号BCLKX1 :缓冲器串行端口1同步发送时钟信号BDR0 :巴串行数据接收输入BDR1 :缓冲串行端口1串行数据接收输入，5 .串行端口端子， BDX0 :缓冲串行端口0的串行数据发送输出的BDX1 :缓冲串行端口1的串行数据发送输出的BFSR0 :缓冲串行端口0的同步接收信号的BFSR1 :缓冲串行端口1的同步接收信号6 .主机接口HPI引脚，c 5402的HPI接口是8位并行端口，通过与主机设备和主机处理器的接口，实现DSP与主机设备和主机处理器的通信。 主机控制信号。 主机用于选择要寻址的寄存器，6 .主机接口HPI管脚，HBIL :字节识别信号用于确定主机发送的数据是第一字节还是第二字节。 HCNTL0HCNTL1，7 .通用I/O引脚，c 5402芯片有两个通用I/O引脚，分别是：测试程序：text _ c _ int 00: ssbxxfcalldelayrsbxfcallidelaybb _ c _ I delay : STM # 999 brcrptbdone-1 RPT # 9999 nop done : ret.end，8 .测试引脚，c 5402芯片具有遵循IEEE1149.1标准的芯片模拟接口。 芯片模拟接口电路、2.3c54x的内部总线结构、TMS320C54x的结构以8组16位总线为核心，形成了支持高速指令执行的硬件基础。 此外，总线结构，数据总线CB、DB和EB4对的地址总线PAB、CAB、DAB、EAB，1.程序总线PB主要用于传输从程序存储器获得的指令代