数电习题及答案

时序逻辑电路与组合逻辑电路不同，该电路由组合逻辑电路和存储电路(触发器)这两部分构成。二、描述同步定时电路有驱动方程式、状态方程式、输出方程式三组方程式。三、定时逻辑电路根据触发器的操作特征，分为同步定时逻辑电路和异步定时逻辑电路两种。四、分析图T7.5的时序电路的逻辑功能，写出电路的驱动方程式、状态方程式和输出方程式，描绘电路的状态迁移图和时序图。解：驱动方程式：状态方程式：输出方程式：状态图：功能：同步三进制计数器五、尝试触发器和门电路，设计同步五进制计数器。解：使用三个触发器在状态000到100中配置五进制计数器。(1)状态迁移图(2)状态真值表状态变化改变顺序现状二次状态进位输出S0S1S2S3S40 0 00 0 10 1 00 1 11 0 00 0 10 1 00 1 11 0 00 0 000001(3)求状态方程式(4)驱动方程式(5)逻辑图(省略)分析图P7.1所示的时序电路的逻辑功能，写出电路驱动方程式、状态迁移方程式和输出方程式，描绘状态迁移图，说明时序电路是否具有自起动性。解：触发的驱动方程式触发状态方程输出方程式状态转移图如图7.1所示因此，该电路的功能是可以自动启动的五进制加法计数器。问题7.3分析图P7.3的时序电路的逻辑功能，写出电路的驱动方程式、状态方程式和输出方程式，描绘电路的状态迁移图，检查电路是否自动启动。解：驱动方程式输出方程式状态方程式状态转移图如图7.3所示功能：该电路是一个可控的三进制计数器。问题7.5分析图P7.5的时序电路的功能，导出电路的驱动方程式、状态方程式和输出方程式，描绘电路的状态迁移图，检查电路是否自动启动。解：输出方程式驱动方程式求状态方程式得到电路的状态迁移表如表A7.5所示表A7.5的双曲馀弦值现状二次状态输出sY1 Y200000000111111110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 11 0 01 0 10 0 01 1 10 0 00 00 00 00 00 00 00 00 10 00 00 00 00 00 00 01 1绘图电路的状态迁移图如图A7.5所示图A7.5逻辑功能：这是一个具有两个循环的电路，实现八进制计数、进位输出、六进制计数和进位输出。 虽然当时有两个无效状态110、111，但是不形成环路，并且可以自启动电路。问题7.6使用触发器和门电路设计同步六进制加法计数器。解：使用三个触发，在状态000到101中配置六进制计数器，作为电路的输出。 根据标题的电路状态迁移表如表A7.6所示状态变化改变顺序现状二次状态进位输出S0S1S2S3S4S50 0 00 0 10 1 00 1 11 0 01 0 10 0 10 1 00 1 11 0 01 0 10 0 0000001在图A7.6(a中示出了从状态表获得的电路的次状态和输出的卡诺图，其中输出端的值在斜线下方，而状态101、110和111被视为无效状态，并以符号表示。由卡诺图表得到的电路的状态方程式和输出方程式从状态方程式得到电路的驱动方程式最后设计的电路的逻辑图如图A7.6(b )所示问题7.7用触发器和门电路设计十一进制计数器，并检查所设计的电路是否自动启动。解：用4个下降沿触发器设计，电路的进位输出，列电路的状态迁移表如表A7.7所示表A7.7的双曲正切值顺序触发状态输出012345678910110 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 00 0 0 0000000000010驱动方程式输出方程式省略电路图问题7.8试用触发器设计了一个控制型计数器，其状态转移图如图P7.8所示，实现实现8421代码的六进制计数的周期代码的六进制计数，并验证电路是否自启动。解：本例设计的计数器中存在控制变量，设计时把控制变量作为逻辑变量放入电路的子图中。 如果可以根据题意描绘电路的进位输出，就像图A7.8一样图中上两种行为的状态与子状态的内容，下两种行为的状态与子状态的内容。 如果电路创建了8421代码的六进制相加计数器，则110和111被视为无效状态是无关项，并且如果电路创建了循环代码的六进制相加计数器，则000和100被视为无效状态是无关项。电路的驱动方程式和输出方程式(设计需要三个触发器)逻辑图略课题7.12四相八拍步进电机的脉冲分配电路的状态迁移图如图P7.12所示。 尝试实现触发器和部分门，描绘相应的逻辑电路图。解：用触发器、的状态表示步进电动机的四相的状态，可以根据问题意义求出四相八拍脉冲分配电路的驱动方程式逻辑电路图1 .半导体存储器根据访问、访问功能分为只读存储器和随机访问存储器两种。5 .在半导体存储器中，ROM属于组合逻辑电路，而RAM属于时序逻辑电路。练习题问题11.1假定存储器容量为2568位，地址代码应该取几位？解： 8。另一方面，可以暂时存储数据的设备称为寄存器。二、除了登记数据的功能外，移位寄存器还具有移位功能。第三，一个寄存器由触发构成，存储4位代码。 这个寄存器必须由4个触发器构成。四、四位的二进制相加计数器从0000的状态开始，经过18个输入脉冲后，该计数器的状态为0010。五、段环计数器的计数值长度为，段扭转计数器的计数值长度为。六、统一计数器的模拟值是固定的，但可以通过清零法和集数法改变模拟值。七、在级联方式中，将两张4比特的二进制计数器74161连接到8比特的二进制计数器时，将其最大模拟值为256的3张4比特的十进制计数器74160连接到12比特的十进制计数器时，其最大模拟值为409八、设计模式值为38的计数器至少需要6个触发器。问题8.3分析图P8.3的计数器电路，描绘电路的状态迁移图，说明这是多少数值计数器。 十六进制计数器74161的菜单如表8.2.2所示。解：采用同步预设数法。计数器的开始状态为0011，结束状态为1010，因此，该计数器是八进制相加计数器。状态迁移图略。问题8.4分析图P8.4的计数器电路，说明这是几进制的计数器，描绘电路的状态迁移图。 十进制计数器74160的菜单如表8.2.6所示。解：该计数器采用异步归零法。计数器的开始状态为0000，结束状态为1000 (状态1001仅维持瞬间)，所以该计数器是九进制相加计数器。问题8.5使用进制计数器74161设计13进制计数器，并显示输入输出侧。 可以添加必要的闸门。 74161的菜单见表8.2.2。解：问题8.6图P8.6的计数器在和时分别分析为二进制计数器，描绘对应的状态转移图。 74161的菜单见表8.2.2。解：该计数器采用同步预设数法。 所以时：开始状态为0010，结束状态为1100，因此该计数器为十一进制相加计数器。时：开始状态为0100，结束状态为1100，因此该计数器是九进制相加计数器。状态图略。问题8.7图P8.7的计数器在和时分别以数进制描绘了对应的状态转移图。 74161的菜单见表8.2.2。解：该计数器采用同步预设数法。时：开始状态为0000，结束状态为1010，因此该计数器为十一进制相加计数器。时：开始状态为0000，结束状态为0111，因此该计数器是八进制相加计数器。状态图略。课题8.8设计可控制的二进制计数器，输入控制变量时，设为13进制计数器、7进制计数器。 表示计数器的输入侧和进位输出侧。解：电路采用同步预设数法。电路逻辑图如图A8.8所示问题8.11试着分析图P8.11的计数器电路的分频比(即，和的频率比)。 74LS1610的菜单在表8.2.2中表示。解：两个计数器连接成并行进位方式。 在其中第一张74160计数是开始状态为0000，结束状态为1001，十进制计数器。第二张计数74160为开始状态为0到110，结束状态为1001，四进制计数器。因此，该计数电路的分频比问题8.12尝试同步4位二进制计数器74LS161芯片和必要的门电路，以配置125进制相加计数器。 描绘要求显示计数器的输入侧和进位输出侧的逻辑连接图。解：计数的开始状态为00000000，结束状态为01111101，电路逻辑图为图A8.12课题8.13设计序列信号发生电路，以能够通过一系列的信号周期性地输出“1101101101100111”的序列信号。解：根据问题意识电路，由计数器组合输出电路的两部分构成。步骤1 :设计计数器序列长度设计一个类型11计数器，选择74LS161，并设定为有效状态=01011111。第二步：设计复合电路假设顺控输出信号，计数器的输出和顺控的关系如表A8.13所示。表A8.13Q3 Q2 Q1 Q0l0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111010010111简化的逻辑电路公式如下最后的电路图如图A8.13所示(其中的组合部分省略)课题8.14图P8.14是由同步十进制计数器74160和3线-8线解码器74LS138构成的电路。 分析电路功能，描绘74160的状态迁移图和电路输出的波形图。解： 74160在八进制计数器之后，计数状态从0000到0111，电路输出波形如图A8.14所示课题8.15尝试设计了具有控制侧的顺控信号发生电路。 在分别为0和1的情况下，电路输出端子能够根据时钟周期性地输出1001 1010和0011 0101的序列信号。 用7