基于IP核的乘法器的设计_

1、Xilinx FPGA实验报告基于IP核的乘法器的设计基于IP核的乘法器的设计1 实验内容1) 利用ISE软件的IP核和VHDL进行混合设计一个16位的乘法器；2) 用ISE进行仿真并且进行性能比较；2 实验目的1) 熟悉Xilinx的ISE软件的使用和设计流程；2) 掌握ISE仿真方法；3 实验环境1) PC机一台；2) Xilinx的ISE软件一套；4 实验原理图1给出了16位乘法器的原理图CLK图1 两个16位乘法器的原理图ABAQ1AQ21A乘法器1乘法器2图2 IP核乘法器的原理图 Xilinx ISE的core generator提供了功能强大的IP（intellectual Pr

2、operty）核,主要有Basic Elements, Clocking, Communication &Networking , Digital Signal Processing, I/O Interface, Math Functions, Memories & Storage Elements, Standard Bus Interface。通过使用这些IP核资源可以大大缩短设计周期，提高设计效率。在本设计中，使用了IP核Math Function中的Multiplier资源。通过GUI接口，可以很容易设计任意位的，有符号或无符号的乘法器。图2给出了IP核提供的乘法器的原理图。5 实验

3、步骤1) 打开ISE软件创建一个新的工程，并选择器件的类型；2) 用IP核生成一个16位的乘法器multiplier1；3) 用VHDL语言生成一个16位的乘法器multiplier2；4) 用例化语句component，port map合成一个顶层文件top.vhd；5) 调用ISE仿真器进行行为仿真，观察仿真结果；6) 调用ISE仿真器进行时序仿真，观察仿真结果；6 实验结果1) 代码顶层文件Multiply_top.vhdlibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;entity Multiply_top is Port ( number1 : in

4、STD_LOGIC_VECTOR (15 downto 0); number2 : in STD_LOGIC_VECTOR (15 downto 0); result1 : out STD_LOGIC_VECTOR (31 downto 0); result2 : out STD_LOGIC_VECTOR (31 downto 0); clock : in STD_LOGIC);end Multiply_top;architecture Behavioral of Multiply_top iscomponent Multiply port(A :in STD_LOGIC_VECTOR (15

5、 downto 0);B: in STD_LOGIC_VECTOR (15 downto 0);CLK: in STD_LOGIC;P:out STD_LOGIC_VECTOR (31 downto 0);end component;component Multiply2 port(A :in STD_LOGIC_VECTOR (15 downto 0);B: in STD_LOGIC_VECTOR (15 downto 0);CLK: in STD_LOGIC;P:out STD_LOGIC_VECTOR (31 downto 0);end component;beginU0: Multip

6、ly port map(A=number1,B=number2,CLK=clock,P=result1);U1: Multiply2 port map(A=number1,B=number2,CLK=clock,P=result2);end Behavioral;乘法器Multiply2.vhdlibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;entity Multiply2 isport(A :in STD_LOGIC_VECTOR (15

7、 downto 0); B: in STD_LOGIC_VECTOR (15 downto 0); CLK: in STD_LOGIC; P:out STD_LOGIC_VECTOR (31 downto 0);end Multiply2;architecture Behavioral of Multiply2 isbeginP 0); signal number2 : std_logic_vector(15 downto 0) := (others = 0); signal clock : std_logic := 0; -Outputs signal result1 : std_logic

8、_vector(31 downto 0); signal result2 : std_logic_vector(31 downto 0); - Clock period definitions constant clock_period : time := 10 ns;BEGIN- Instantiate the Unit Under Test (UUT) uut: Multiply_top PORT MAP ( number1 = number1, number2 = number2, result1 = result1, result2 = result2, clock = clock )

9、; - Clock process definitions clock_process :process beginclock = 0;wait for clock_period/2;clock = 1;wait for clock_period/2; end process; - Stimulus process stim_proc: process begin - hold reset state for 100 ns. wait for 100 ns; wait for clock_period*10; - insert stimulus here number1 = 11111;number2